制造半导体结构的方法技术

本发明专利技术公开了一种制造半导体结构的方法，包括在基底上形成第一介电层；在所述第一介电层上形成第二介电层；使用光罩以施加光阻，从而覆盖所述第二介电层的第一部分；移除所述第二介电层的第二部分，且保留所述第二介电层的所述第一部分；及移除所述光阻。在第一区域中，所述第二介电层的所述第一部分覆盖所述第一介电层的第一部分。在第二区域中，所述第二介电层的所述第二部分覆盖所述第一介电层的第二部分。所述第一区域对应于存储器装置，且所述第二区域对应于逻辑装置。述第二区域对应于逻辑装置。述第二区域对应于逻辑装置。

【技术实现步骤摘要】
制造半导体结构的方法


[0001]本专利技术涉及制造半导体结构的方法，尤指制造半导体结构及可控制介电层的厚度的方法。

技术介绍

[0002]在存储器装置中，当执行写入操作，可用热载子注入效应将电子拉进栅极端(例如浮动栅极端)；而当执行擦除操作，可用福勒-诺德海姆(Fowler-Nordheim)隧道效应将电子从栅极端拉出。
[0003]为了妥善执行写入操作及擦除操作，须善加控制栅极端的介电层的厚度。然而，控制介电层的厚度并非易事。
[0004]当介电层过厚，则难以将电子拉入或拉出栅极端，将导致写入操作与擦除操作失败。
[0005]当介电层过薄，则储存在栅极端的电子易逃脱逸失，此将产生漏电流，且可靠度会因缺陷而下降。
[0006]如上述，控制存储器装置的介电层的厚度已是一项难题，若再考虑逻辑装置，则有另一难题。
[0007]根据逻辑装置的操作电压，逻辑装置的介电层应具有适当厚度。然而，当逻辑装置与存储器装置于同一晶圆上形成，逻辑装置的介电层会与存储器装置的介电层一起形成，此将导致存储器装置的介电层过薄或过厚。
[0008]举例来说，可执行附加的热程序，以调整存储器装置的介电层的厚度，但此将影响逻辑装置，而导致逻辑装置的特性不精确。
[0009]因此，本领域仍待适当的解决方案，以分别妥善控制存储器装置及逻辑装置的介电层的厚度。

技术实现思路

[0010]一种制造半导体结构的方法，包括在基底上形成第一介电层；在所述第一介电层上形成第二介电层；使用光罩以施加光阻，从而覆盖所述第二介电层的第一部分；移除所述第二介电层的第二部分，且保留所述第二介电层的所述第一部分；及移除所述光阻。在第一区域中，所述第二介电层的所述第一部分覆盖所述第一介电层的第一部分。在第二区域中，所述第二介电层的所述第二部分覆盖所述第一介电层的第二部分。所述第一区域对应于存储器装置，且所述第二区域对应于逻辑装置。
附图说明
[0011]图1是实施例中，制造半导体结构的方法的流程图。
[0012]图2到图9是图1中，制造半导体结构的过程中的剖面图。
[0013]其中，附图标记说明如下：
[0014]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体结构
[0015]100
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方法
[0016]110
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第一介电层
[0017]120
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第二介电层
[0018]133
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光阻
[0019]155
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基底
[0020]199
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沟槽隔离区
[0021]A1
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第一区域
[0022]A2
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第二区域
[0023]S110至S165
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步骤
[0024]TH11,TH12,TH13,TH3
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厚度
具体实施方式
[0025]为了分别妥善控制存储器装置及逻辑装置的介电层的厚度，以避免逻辑装置的特性非预期地恶化，实施例提供方法如下。
[0026]图1是实施例中，制造半导体结构1的方法100的流程图。
[0027]图2到图9是制造半导体结构1的过程中的剖面图。
[0028]步骤S110至步骤S115可对应于图2，步骤S120至步骤S125可对应于图3，步骤S130可对应于图4，步骤S135至步骤S140根据不同实施例可对应于图5或图6，步骤S150可对应于图7，步骤S155可对应于图8，且步骤S160可对应于图9。
[0029]图2到图9的沟槽隔离区199可为浅沟槽隔离区，且可于步骤S110之前形成。
[0030]方法100可包括以下步骤。
[0031]S110：在基底155上形成第一介电层110；
[0032]S115：在第一介电层110上形成第二介电层120；
[0033]S120：使用光罩以施加光阻133，从而覆盖第二介电层120的第一部分；
[0034]S125：移除第二介电层120的第二部分，且保留第二介电层120的第一部分；
[0035]S130：移除光阻133；
[0036]S135：执行第一氧化程序以增加第一介电层110的第二部分的厚度；
[0037]S140：植入离子，所植入的离子穿透第一介电层110的第二部分以进入基底155，以形成复数个阱；
[0038]S150：移除第一介电层110的第二部分，且保留第一介电层110的第一部分；
[0039]S155：移除第二介电层120的第一部分；
[0040]S160：执行第二氧化程序，以在第二区域A2形成第三介电层，且增加第一介电层110的第一部分的厚度；及
[0041]S165：执行逻辑制造程序以在第二区域A2形成逻辑装置。
[0042]如图1至图4及步骤S110至S130所示，在第一区域A1中，第二介电层120的第一部分可覆盖第一介电层110的第一部分。在第二区域A2中，第二介电层120的第二部分可覆盖第一介电层110的第二部分。
[0043]第一区域A1可对应于存储器装置，且第二区域A2可对应于逻辑装置。
[0044]换句话说，存储器装置可形成于第一区域A1，且逻辑装置可形成于第二区域A2。
[0045]第一介电层110可包括牺牲氧化层。第二介电层120可包括氮化硅层，例如由Si3N4所构成。
[0046]执行步骤S110后，第一介电层110的厚度TH11可小于典型的牺牲氧化层的厚度。厚度TH11可小于100埃举例来说，厚度TH11可约为(但不限于)40埃。
[0047]步骤S135中，如图5及图6所示，第一介电层110的第一部分的厚度TH11可实质上维持不变。
[0048]步骤S135中，第一氧化程序可包括物理气相沉积(PVD)程序、化学气相沉积(CVD)程序、电浆增强化学气相沉积(PECVD)程序及热氧化程序之一。
[0049]根据实施例，图5中，第一氧化程序可包括热氧化程序，且新产生的氧化物可从第一介电层110的第二部分的底部形成，以将第一介电层110的第二部分的厚度从厚度TH11增加到厚度TH12。
[0050]如图5所示，当使用热氧化程序，氧化物无法有效地形成于第一区域A1中的第二介电层120上。
[0051]图6不同于图5，根据另一实施例，图6中，第一氧化程序可包括沉积氧化程序，例如(但不限于)化学气相沉积程序。新产生的氧化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体结构的方法，其特征在于，所述方法包括：在基底上形成第一介电层；在所述第一介电层上形成第二介电层；使用光罩以施加光阻，从而覆盖所述第二介电层的第一部分；移除所述第二介电层的第二部分，且保留所述第二介电层的所述第一部分；及移除所述光阻；其中，在第一区域中，所述第二介电层的所述第一部分覆盖所述第一介电层的第一部分，在第二区域中，所述第二介电层的所述第二部分覆盖所述第一介电层的第二部分，所述第一区域对应于存储器装置，且所述第二区域对应于逻辑装置。2.如权利要求1所述的方法，其特征在于，所述方法还包括：执行第一氧化程序以增加所述第一介电层的所述第二部分的厚度；其中所述第一介电层的所述第一部分的厚度实质上维持不变。3.如权利要求2所述的方法，其特征在于，所述第一氧化程序包括物理气相沉积程序、化学气相沉积程序、电浆增强化学气相沉积程序及热氧化程序之一。4.如权利要求2所述的方法，其特征在于，所述方法还包括：植入离子，所述些离子穿透所述第一介电层的所述第二部分以进入所述基底，以形成复数个阱。5.如权利要求4所述的方法，其特征在于，所述方法还包括：执行逻辑制造...

【专利技术属性】
技术研发人员：徐德训，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：