存储系统、存储控制器和存储芯片技术方案

本发明专利技术公开了一种存储芯片、存储控制器和存储系统。所述存储芯片包含一存储区块，一输入/输出数据总线，和多个第一感测放大器。所述多个第一感测放大器是用以并行输出多个第一数据。所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。因此，相较于现有技术，所述存储芯片的耗电量、存取延迟、和面积都可被减少，且所述存储芯片的读取/写入窗口容限能被改善。

【技术实现步骤摘要】
存储系统、存储控制器和存储芯片
本专利技术涉及一种存储系统、存储控制器和一存储芯片，尤其涉及一种可使数据在逻辑电路和存储芯片之间并行传输的存储系统和存储芯片。
技术介绍
现今，用于高性能计算或人工智能系统中的存储系统通常包括动态随机存取存储器芯片和逻辑电路。由于所述动态随机存取存储器芯片的堆栈结构，使得所述动态随机存取存储器芯片的尺寸无法跟上所述逻辑电路的尺寸。因此，存储墙效应(memory-walleffect)会发生，导致所述逻辑电路和所述动态随机存取存储器芯片之间的数据传输率会降低。为了克服所述存储墙效应，现有技术通常使用较快的数据率(例如从双倍数据率doubledataratethree(DDR3)到doubledataratefourth(DDR4)或doubledataratefifth(DDR5))在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据，或使用所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线(例如高带宽存储器(HighBandwidthMemory,HBM)，在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据。然而，较快的数据率有些缺点(例如较昂贵的测试仪、噪声容限(noisemargin)较小…等)，且所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线也有些缺点(例如更高的功率、更大的晶粒面积、昂贵的硅穿孔(Through-SiliconVia)工艺…等)。而且不论是前述动态随机存取存储器芯片的较快数据率，或所述动态随机存取存储器芯片的宽数据总线，都需要串并电路和并串电路，其中所述串并电路和所述并串电路都会增加时钟延迟和功耗。请参照图1，图1是说明现有技术所公开的一存储系统10的示意图。如图1所示，存储系统10包括存储器20和逻辑电路30，其中存储器20是动态随机存取存储器。如图1所示，存储器20包括单元阵列21、并串电路22、串并电路23；逻辑电路30包括物理层31和控制器32，物理层31还包括串并电路312和并串电路314。此外，逻辑电路30还包括其他功能电路(未示于图1)，其中所述其他功能电路可以包括中央处理器、数字信号处理器、外围接口等。如图1所示，当逻辑电路30将数据写入存储器20时，并串电路314可从控制器32并行的接收数据(例如N位数据)，将所述N位数据转换成几组Q位数据，其中Q小于N，并将所述几组Q位数据传输至串并电路23；串并电路23可从并串电路314接收所述几组Q位数据，将所述几组Q位数据转换成所述N位数据，并将所述N位数据并行地传输至单元阵列21。此外，当逻辑电路30从控制器20读取数据时，并串电路22可从单元阵列21并行的接收数据(例如所述N位数据)，将所述N位数据转换成所述几组Q位数据，并将所述几组Q位数据传输至串并电路312；串并电路312可从并串电路22接收所述几组Q位数据，将所述几组Q位数据转换成所述N位数据，并将所述N位数据并行地传输至控制器32。请参照图2A、2B。图2A、2B是关于逻辑电路30将数据写入存储器20的时序示意图。如图2A所示，以逻辑电路30将8位数据D0-D7写入存储器20为例，当逻辑电路30将8位数据D0-D7写入存储器20时，并串电路314的寄存器(未示于图1中)可用3个信号clk1，clk2，clk3将8位的并行数据D0-D7串行串行地传输至串并电路23。举例来说，当clk1＝1、clk2＝1、clk3＝1，并串电路314将数据D0传输至串并电路23，当clk1＝1、clk2＝1、clk3＝0，并串电路314将数据D1传输至串并电路23，以此类推。因此，并串电路314在时间T0开始传输数据D0，最后在时间T4传输数据D7。如图2B所示，同样地，串并电路23的寄存器(未示于图1中)也可利用时钟信号clk1、clk2、clk3来串行处理来自并串电路314的8位串行数据D0-D7。如图2B所示，当clk1＝1、clk2＝1、clk3＝1，串并电路23接收来自并串电路314的数据D0，当clk1＝1、clk2＝1、clk3＝0，串并电路23接收来自并串电路314的数据D1，以此类推。因此，串并电路23在时间T0开始接收数据D0，最后在时间T4接收数据D7，其中在时间T0和时间T4之间，时钟信号clk3存在4个时钟的延迟。也就是说，串并电路23在等了4个时钟延迟之后，才会开始将8位数据D0-D7并行传输至单元阵列21。虽然现有技术可通过优化存储系统10来减少4个时钟延迟(例如减少至3.5个时钟延迟)，但上述串并电路23所执行的串行串并转换程序，和上述并串电路314所执行的串行并串转换程序，会需要额外的电量、传输延迟和裸晶面积(dieareas)，导致存储系统10的效率低。因此，如何减少耗电、传输延迟和裸晶面积，是存储系统的设计者所要解决的重要问题。
技术实现思路
本专利技术的一实施例公开一种存储芯片，其可以是动态随机存取存储器芯片、静态随机存取存储器芯片、或其他类型的存储器芯片。所述存储芯片包括一存储区块、一输入/输出数据总线、及多个第一感测放大器。所述多个第一感测放大器用以并行输出多个第一数据。所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。所述多个第一感测放大器和所述输入/输出数据总线之间，没有串并/并串转换电路。根据本专利技术的另一实施例，所述存储芯片另包括介于所述多个第一感测放大器和所述输入/输出数据总线之间的多个收发器，其中所述多个收发器从所述多个第一感测放大器并行接收和传输所述多个第一数据至所述输入/输出数据总线，或从所述输入/输出数据总线并行接收和传输所述多个第一数据至所述多个第一感测放大器。根据本专利技术的另一实施例，所述存储芯片另包括介于所述存储区块和所述多个第一感测放大器之间的多个第二感测放大器，其中所述多个第二感测放大器包括M个感测放大器以及电连接于所述存储芯片的位线，所述多个第一感测放大器包括N个感测放大器以及电连接于所述存储芯片的数据线，N和M都是正整数，以及M不小于N。根据本专利技术的另一实施例，所述多个第一感测放大器并行输出所述多个第一数据至所述多个收发器或至所述多个第二感测放大器。根据本专利技术的另一实施例，所述多个第二感测放大器的部分选择性地耦接于所述多个第一感测放大器，以及所述多个第二感测放大器的部分并行输出所述多个第一数据至所述多个第一感测放大器或至所述存储区块；其中所述多个第二感测放大器的部分的感测放大器的数目等于N。根据本专利技术的另一实施例，其中所述多个第二感测放大器的部分根据输入至所述存储芯片的一控制信号，选择性地耦接于所述多个第一感测放大器。根据本专利技术的另一实施例，所述控制信号包括多个信号位，且所述多个信号位被储存在所述存储芯片的一寄存器内。根据本专利技术的另一实施例，所述存储芯片另包括介于所述多个第一感测放大器和所述多个第二感测放大器之间的多个位开关，其中所述多个位开关根据所述控制信号，电连接所述多个第二感测放大器的部分和所述多个第一感测放大器。本专利技术的另一实施例本文档来自技高网...

【技术保护点】
1.一种存储芯片，其特征在于包括：/n一存储区块；/n一输入/输出数据总线；及/n多个第一感测放大器，用以并行输出多个第一数据；/n其中所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。/n

【技术特征摘要】
20191004 US 62/910,468;20200410 US 63/007,9601.一种存储芯片，其特征在于包括：
一存储区块；
一输入/输出数据总线；及
多个第一感测放大器，用以并行输出多个第一数据；
其中所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。


2.如权利要求1所述的存储芯片，其特征在于另包括：介于所述多个第一感测放大器和所述输入/输出数据总线之间的多个收发器，其中所述多个收发器从所述多个第一感测放大器并行接收和传输所述多个第一数据至所述输入/输出数据总线，或从所述输入/输出数据总线并行接收和传输所述多个第一数据至所述多个第一感测放大器。


3.如权利要求1所述的存储芯片，其特征在于另包括：介于所述存储区块和所述多个第一感测放大器之间的多个第二感测放大器，其中所述多个第二感测放大器包括M个感测放大器以及电连接于所述存储芯片的位线，所述多个第一感测放大器包括N个感测放大器以及电连接于所述存储芯片的数据线，N和M都是正整数，以及M不小于N。


4.如权利要求3所述的存储芯片，其特征在于：所述多个第一感测放大器并行输出所述多个第一数据至所述多个收发器或至所述多个第二感测放大器。


5.如权利要求3所述的存储芯片，其特征在于：所述多个第二感测放大器的部分选择性地耦接于所述多个第一感测放大器，以及所述多个第二感测放大器的部分并行输出所述多个第一数据至所述多个第一感测放大器或至所述存储区块；其中所述多个第二感测放大器的部分的感测放大器的数目等于N。


6.如权利要求5所述的存储芯片，其特征在于：所述多个第二感测放大器的部分根据输入至所述存储芯片的一控制信号，选择性地耦接于所述多个第一感测放大器。


7.如权利要求6所述的存储芯片，其特征在于：所述控制信号包括多个信号位，且所述多个信号位被储存在所述存储芯片的一寄存器内。


8.如权利要求6所述的存储芯片，其特征在于另包括：于所述多个第一感测放大器和所述多个第二感测放大器之间的多个位开关，其中所述多个位开关根据所述控制信号，电连接所述多个第二感测放大器的部分和所述多个第一感测放大器。


9.一种存储芯片，其特征在于包括：
多个存储区块；
一数据线；
多组感测放大器，耦接于所述数据线，其中所述多组感测放大器的每一组感测放大器对应于所述多个存储区块中的一个存储区块，用以并行输出多个数据；及
一输入/输出数据总线，其中所述输入/输出数据总线的宽度等于来自所述每一组感测放大器的所述多个数据的宽度的总合。


10.如权利要求9所述的存储芯片，其特征在于：
所述多个存储区块包括一第一存储区块和一第二存储区块；
所述多组感测放大器包括一第一组感测放大器耦接于所述数据线，以及一第二组感测放大器耦接于所述数据线；
所述第一组感测放大器对应于所述第一存储区块，用以并行输出多个第一数据，以及所述第二组感测放大器对应于所述第二存储区块，
用以并行输出多个第二数据；及
所述输入/输出数据总线的宽度等于所述多个第一数据的宽度和所述多个第二数据的宽度的总合。


11.如权利要求10所述的存储芯片，其特征在于：所述输入/输出数据总线的宽度是N位，所述多个第一数据的宽度是N/2位，所述多个第二数据的宽度是N/2位，以及N是偶数。


12.如权利要求10所述的存储芯片，其特征在于另包括：
一位线；
一第三组感测放大器耦接于所述位线，所述第三组感测放大器介于所述第一存储区块和所述第一组感测放大器之间；及
一第四组感测放大器耦接于所述位线，所述第四组感测介于所述第二存储区块和所述第二组感测放大器之间；
其中所述第三组感测放大器的部分选择性地耦接于所述第一组感测放大器，以及所述第三组感...

【专利技术属性】
技术研发人员：夏浚，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：中国台湾;71