半导体集成电路器件制造技术

本发明专利技术提供了一种调节器电路，其可以快速响应于负载电流的变化，并且可以提供充足的驱动电流以便能够生成稳定的内部源电压。该调节器电路包括：前置放大器电路，其检测和放大参考电压和内部源电压之间的差值；箝位电路，其限制前置放大器电路的输出的幅度；主放大器电路，其放大前置放大器电路的幅度受限的输出；以及驱动器电路，其根据主放大器的输出而输出内部源电压。即使内部源电压突然改变，由于箝位电路的作用调节器电路也不会振荡。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路器件，尤其涉及为诸如存储器电路.is
技术介绍
在半导体电路器件中使用的内部电压生成器需要针对这样的电 路的设计，即该电路可以生成恒定内部源电压而与负载电流的变化 无关。在例如日本未审专利公开No.2005-202781 (专利文献1 )中所公 开的电压调节器中，通过第一放大器、第二放大器、P-MOSFET和 相位补偿电容器形成了主回路。通过第三放大器、直流分量切割电 容器和P-MOSFET形成辅回路。即使负载电流高速升高时，基于第 三放大器的辅回路也能够降低输出电压的变化量。当期望进一步增 加由第一放大器所放大的信号的增益时，使用第二放大器。日本未审专利公开No.2005-71067 (专利文献2)中所公开的电 压生成器或者生成电路包括具有级联(cascade)耦合的两级差分放 大器电路的误差放大器和具有级联耦合的反相电路的控制电路。控 制电路执行控制，以便根据用于驱动器的P沟道MOSFET的栅电压 和每个反相电路的操作阈值电压之间的高低关系，驱动两个差分放 大器电路或者仅仅驱动后级的差分放大器电路。因此，由于通过对其中每个内部电路的操作电流较大的两个差 分放大器电路的驱动，误差放大器的增益变高，所以可以增强对于 内部电路的操作状态中改变的响应，并且可以改善对于内部电路的 电流供应能力。由于在内部电路的^乘作电流较小时，不驱动差分放 大器电路，所以与其中总是驱动两级的差分放大器电路的情况相比， 误差放大器中的电流消耗量可以得到抑制。在日本未审专利/>开No.2005-316959 (专利文献3 )中7>开的恒 压电路具有直流增益高的第一误差放大器和具有快速响应特性的第 二误差放大器。通过第一和第二误差放大器，针对输出电压的变化 执行对于输出电压控制晶体管的操作的控制。第 一 误差放大器被设 计成将形成恒定电流源的NMOS晶体管的漏极电流降低得尽可能 小。第二误差放大器被设计成使形成恒定电流源的NMOS晶体管的 漏才及电流尽可能大。
技术实现思路
即使在每个内部电路中电流消耗已经突然增加时，用于集成电 路的内部电压生成器也需要响应于该急剧的增加通过为该内部电路 提供大电流来保持恒定内部源电压。近年来，必须根据下列情况来 实现电路的高驱动能力和快速响应，以便实现对于更严苛条件的适 应。首先，提出了一种观点，即在前沿半导体工艺中，每个晶体管 的阈值电压与源电压的比值随着微制造的进步而升高。以65nm工艺 为例，相对于内部源电压l.OV在最严苛条件下，PMOS和NMOS的 阈值电压之和变得大于或者等于0.8V。因此，要求在精度上比传统 更高的内部源电压。其次，提出这样一种观点，即微处理器、动画处理功能、存储 器等迄今已经分别被配置在分立的芯片中，并且连线在系统板上， 而近年来一直在使用将这些功能集成到同一芯片中的SoC (片上系 统)。使用SoC是出于设备微型化、布线简化、加速、低功耗等原 因。在这一点，通过分立的调节器芯片来产生和提供内部源电压的 传统方法不能够满足SoC所需的每个内部源电压的精度。这是因为， 由于从调节器芯片至SoC的内部源或功率布线的电阻而经受了压 降，并且由于内部功率布线的电感部件而受到噪声影响。因此，需要在SoC中对内部电源生成器进行片上安装。需要以统更小。另外，为了 SoC低功耗的目的，需要将提供至内部电压生成器的外部源电压降低到与内部源电压相同的程度。就这样的高精度、电路微型化和电压降低而言，上面所提到的 现有技术文献中公开的技术是不足的。因此，本专利技术的目的是提供一种配备有高精度内部电压生成器 的半导体集成电路器件。本专利技术的更加特定的目的是提供一种内部 电压生成器，其可以快速响应于负载电流的变化并以即使在低电压 下也能够生成稳定内部源电压的方式来提供足够的驱动电流。本发 明的另 一 目的是以优选的简单配置来实现这些的功能，以便使电路 微型化成为可能。本专利技术提供了一种包括负载电路和内部电压生成器的半导体集 成电路器件，该内部电压生成器用于生成用来驱动负载电路的内部 源电压。每个内部电压生成器包括用于生成参考电压的参考电压生 成电路和用于参照参考电压生成内部源电压的调节器电路。此处，调节器电路包括前置放大器电路，用于检测和放大每个内部源电压和每个参考电压之间的差值；箝位电路，用于限制前置放大器电路的输出的幅度；主放大器电路，用于放大受到该箝位电路限制的 前置放大器电路输出和生成控制信号；以及驱动器电路，用于响应 于控制信号生成内部源电压。根据本专利技术，参考电压和反馈内部源电压之间的误差在前置放 大器电路和主放大器电路这两级中进行放大。因此，可以根据负载 电流的变化迅速地以高精度提供足够的驱动电流。另外，即使当负 载电流急剧变化时，通过其中提供了用于限制前置放大器电路的输出幅度的箝位电路的简单电路配置，仍可以实现稳定操作。 附图说明图1是示出了根据本专利技术第一优选实施例的半导体集成电路器件1的示意配置的平面图；图2是示出了图1所示内部电压生成器6的配置的框图；图3是示出了一个特定配置实例的电路图，其说明了图2所示的恒定电流生成电路10和参考电压生成电路20两者；图4是示出了图2所示的调节器电路30的配置的框图；图5是示出了作为图4的变型的调节器电路30a的配置的框图；图6是示出图5所示调节器电路30a的详细配置的电路图；图7是示出了作为图6所示调节器电路30a的比较实例1的调节器电路130a的配置的电路图；图8是示出了作为图6所示调节器电路30a的比较实例2的调节器电路130b的配置的电路图；图9是示出了在其中每个负载电路的电流消耗逐渐增加的情况下图6和图7所示的调节器电路30a和130a的电压波形的图示； 图IO是示出了在其中每个负载电路的电流消耗突然增加的情况下图6至图8所示的调节器电路30a、 130a和130b的电压波形的图示；图11是示出了根据本专利技术的第二优选实施例的调节器电路30b 的配置的电路图；图12是示出了图11所示的MOS晶体管Q33和Q34的结构的 截面图；图13是示出了根据本专利技术的第三实施例的调节器电路30c的配 置的电路图；图14是典型地示出了图13所示的MOS晶体管Q33a和Q34a 的结构的透视图；图15是示出了从前面观察图14时MOS晶体管Q33a和Q34a的结构的截面图；图16是示出了从侧面观察图14时MOS晶体管Q33a和Q34a的结构的截面图；图17是示出了图13所示的主放大器电路36c的等效电路；以及 图18是示出了根据本专利技术的第四实施例的调节器电路30d的配置的电路图。具体实施方式下面将参照附图详细说明本专利技术的优选实施例。顺便说明，相 同附图标记与相同或对应的部件关联，将不会重复对它们的说明。 图1是示出了根据本专利技术第一实施例的半导体集成电路器件1 的示意配置的平面图。参考图1,该半导体集成电路器件1包括负载电路，诸如存储 器电路3、逻辑电3各4和模拟电路5等；以及内部电压生成电3各或生 成器6，它们全部都形成在半导体衬底2的主表面上。键合焊盘7 提供在位于半导体衬底2的主表面上的外围边沿部分处。除CPU (中央处理单元)外，每个逻辑电路4包括与诸如图像 处理、网络处理等应用对应的各种电路。模拟电路本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：　负载电路；和　内部电压生成器，用于生成用来驱动所述负载电路的内部源电压，　其中，每个所述内部电压生成器包括用于生成参考电压的参考电压生成电路和用于参照所述参考电压生成所述内部源电压的调节器电路；以及　其中，所述调节器电路包括：前置放大器电路，用于检测和放大每个所述内部源电压和每个所述参考电压之间的差值；箝位电路，用于限制所述前置放大器电路的输出的幅度；主放大器电路，用于放大受所述箝位电路限制的所述前置放大器电路的输出以及生成控制信号；以及驱动器电路，用于响应于所述控制信号生成所述内部源电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：森下玄，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]