一种低压ESD保护器件制造技术

本实用新型专利技术公开了一种低压ESD保护器件，包括N型单晶材料层、N+多晶硅、N型基区、P型基区，N型单晶材料层上依次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，N型基区内设有P+源区，P型基区内依次设有P+源区、N+源区、N+源区、P+源区。本实用新型专利技术降低了芯片成本；不增加元胞尺寸，减小了芯片面积占用；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护提供一种解决方案。

【技术实现步骤摘要】
一种低压ESD保护器件
本技术涉及电子科学与
，特别涉及一种低压ESD保护器件。
技术介绍
现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。根据低功耗系统的低工作电压的特征。现有1V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。
技术实现思路
本技术的目的在于提供一种低压ESD保护器件，针对1V~3.3V的特定低压应用，致力于得到真正意义上的低触发电压、高ESD泄放电流的ESD保护器件，解决现阶段存在的低压系统所用的ESD触发电压高、8/20电流密度低等问题。本技术采用的技术方案是：一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。所述P+源区、N+源区形成二极管串。本技术的优点：小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率，降低了芯片成本；N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容，并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用，本技术制造的低压ESD保护器件，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低触发电压的ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护，提供一种解决方案。附图说明下面结合附图和具体实施方式对本技术作进一步详细叙述。图1为本技术的低压ESD保护器件的版图布局示意图;图2为本技术的低压ESD保护器件的等效电路图；图3为本技术的低压ESD保护器件的第一金属层、第二层接触孔版图图形；图4是本技术的低压ESD保护器件的第二金属层版图；图5是本技术的低压ESD保护器件的A-A’截面及B-B’截面的位置示意图；图6是本技术的低压ESD保护器件的A-A’截面的纵向结构示意图；图7为本技术的低压ESD保护器件的B-B’截面的纵向结构示意图；图8为本技术的一种改良型B-B’结构剖面图。其中：101、N型单晶材料层；102、热氧化层；103、N+多晶硅；104、N型基区；105、P型基区；106、P+源区；107、N+源区；108、第一层隔离介质；109、第一金属层；110、第二层隔离介质；111、第二金属层。具体实施方式如图1-8所示，一种低压ESD保护器件，包括N型单晶材料层101、N+多晶硅103、N型基区104、P型基区105，N型单晶材料层101上一次设置第一层隔离介质108、第一金属层109、第二层隔离介质110、第二金属层111，N+多晶硅103、N型基区104、P型基区104均设于N型单晶材料层101顶部，N+多晶硅103内设有P+源区106、N+源区107，外部与N型单晶材料层101之间设有热氧化层102，N型基区104内设有P+源区106，P型基区105内依次设有P+源区106、N+源区107、N+源区107、P+源区106。P+源区106、N+源区107形成二极管串，当脉冲电压超过1.5V后，多晶硅二极管串开启后，电流经由第一金属层流入SCR的触发区域，从而触发SCR导通，由于触发电流可以通过调整P型基区105的电阻R1及N型基区104的电阻R2来调整，通常控制在50mA以内，所以第一金属层通常比较薄也能满足这部分的电流需求；多晶硅中的P+源区106、N+源区107的布局可以调节，增加间距可以引入串联多晶硅电阻，有利于对小电流路径进行限流，避免由于电流过大引起小电流路径过流失效。SCR元胞区的N型基区104、P型基区105、P+源区106，N+源区107形成集成R1、R2基区电阻的PNPN型晶闸管，其中基区夹层电阻R1与R2的电阻决定了SCR的开启电流，其触发电流由正偏二极管串提供。第一绝缘108介质层位于N型单晶材料101及第一金属层109之间；第二绝缘110介质层位于第一金属层109之间及第二金属层111之间；N型单晶材料层101材料也可以采用P型单晶材料。本技术中，N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容，并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用。本技术的版图布局图如图1所示，为第一金属层、第二层接触孔、第二金属层的整体叠加图，第一金属层为图3中的灰色区域，第二金属层为图3中的深色区域，由第二金属层可以看出，两侧的大面积第二金属层为芯片级封装的引线区。可以看到引线区之间的区域为SCR有效区域，泄放电流直接需要直接达到第二金属层并由引线端引出，而较薄的第一金属层不能满足强ESD保护需求，基于强泄放电流及芯片级封装的要求，两次引线区的第二金属层下方不能制造主要泄放电流的SCR区，因此将作为小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率。如图2所示，本技术为低触发电压ESD保护器件，其ESD泄放电流方向为：本文档来自技高网...

【技术保护点】
1.一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上依次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。/n

【技术特征摘要】
1.一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上依次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源...

【专利技术属性】
技术研发人员：杨珏琳，宋文龙，李泽宏，张鹏，
申请(专利权)人：成都吉莱芯科技有限公司，
类型：新型
国别省市：四川;51