超低压触发器件制造技术

超低压触发器件，包括从下到上依次为背面金属电极、P+衬底层、N型外延层、绝缘介质层、正面金属层，N型外延层端面一边到另一边依次设P+隔离层、N+多晶硅和P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区、N+源区。超低压触发器件的制作方法，包括如下步骤：淀积N型外延层；高温推进形成P+隔离层；淀积N+多晶硅，露出N型外延层；推结形成P型基区；在N+多晶硅、P型基区区域中，形成P+源区，随后光刻注入高浓度N型杂质形成N+源区；淀积绝缘介质层，完成正面金属层；淀积背面金属电极。本发明专利技术有效减少成本及触发电压，拥有超低触发电压及强泄放电荷能力。

【技术实现步骤摘要】
超低压触发器件
本技术属于电子科学与
，具体涉及超低压触发器件及其制作方法。
技术介绍
静电放电(ESD)现象广泛存在于日常环境中，它对于精密的集成电路来讲确实致命的威胁，是造成集成电路产品损伤甚至失效的重要原因之一。集成电路产品在其生产、制造、装配以及工作过程中极易受到ESD的影响，造成产品内部损伤、可靠性降低。并且其应用环境会也会对电容、击穿电压、钳位特性等参数有相应要求。现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。根据低功耗系统的低工作电压的特征。现有1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。
技术实现思路
本技术的目的是针对现有纵向SCR产品结构中的不足，提供一种低触发电压、高泄放电流能力的超低压触发器件及制作方法。通过在SCR基区注入触发电流来降低SCR的折回电压。触发电流由正偏PN串来提供，而触发电压的高低可以通过调整正偏PN串的数量来实现。并且通过集成的多晶硅电阻来对二极管路径进行限流，防止触发区过流烧毁失去低触发特性。超低压触发器件，包括背面金属电极，背面金属电极上设P+衬底层，P+衬底层上淀积N型外延层，N型外延层端面从一边到另一边依次高温推进形成P+隔离层、淀积形成N+多晶硅、推结形成P型基区；P+隔离层穿通至P+衬底层；N+多晶硅、P型基区两个区域中均设P+源区，然后在P+隔离层与N+多晶硅之间、N+多晶硅和P型基区区域中的P+源区侧注入N型杂质形成N+源区；N型外延层上淀积绝缘介质层，绝缘介质层上刻蚀正面金属层。进一步的，N+多晶硅与N型外延层之间设热氧化层。进一步的，绝缘介质层位于N型外延层与正面金属层之间。进一步的，P+衬底层、N型外延层形成D1，P+源区、N+源区形成D2，D1与D2形成二极管串。进一步的，P+衬底层、N型外延层、P型基区、P+隔离层与N+多晶硅之间的N+源区形成PNPN型晶闸管。本技术的有益效果如下：一、作为小电流触发作用的正偏二极管串，利用了二极管及四个角落区域形成的多晶硅二极管，有效地提高了芯片的利用率，降低了芯片成本。二、N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅淀积完成后进行CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容。并且触发区电流由第一层引入P型基区，其触发电流经由最短路径流入基区触发区。在尽量减小面积损失的情况下，制造出一系列超低触发电压的器件。三、本技术采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整多晶硅区域正偏二极管数目，可以实现触发电压为1.4V、2.1V、2.8V、3.5V等电压。可实现工作电压为1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低压触发器件。附图说明图1为本技术的基于纵向SCR结构的低压ESD保护器件的版图布局示意图。图2为本技术的基于纵向SCR结构的低压ESD保护器件的等效电路图。图3是本技术的基于纵向SCR结构的低压ESD保护器件的A-A’截面位置示意图。图4是本技术的基于纵向SCR结构的低压ESD保护器件的A-A’截面的纵向结构示意图。图5是本技术的基于纵向SCR结构的低压ESD保护器件的另一种实施结构。图6为本技术的A-A’截面的工艺步骤一，P+衬底层材料及N型外延层生长。图7为本技术的A-A’截面的工艺步骤二，进行穿通P+隔离层的注入及推进。图8为本技术的A-A’截面的工艺步骤三，进行隔离槽刻蚀及隔离氧化层的生长，多晶硅的淀积，表面CMP平坦化处理，最终漏出硅材料表面。图9为本技术的A-A’截面的工艺步骤四，进行P型基区的注入及推结。图10为本技术的A-A’截面的工艺步骤五，N+源区及P+源区的注入及推结。图11为本技术的A-A’截面的工艺步骤六，绝缘介质层及顶层正面金属层的光刻形成。图12为本技术的A-A’截面的工艺步骤七，背部P+衬底层的减薄及背面金属电极金属化处理。图13为本技术TLP测试结果图。图中，101、P+衬底层，102、N型外延层，103、P+隔离层，104、热氧化层，105、N+多晶硅，106、P型基区，107、P+源区，108、N+源区，109、绝缘介质层，110、正面金属层，111、背面金属电极。具体实施方式以下结合附图和实施方式对本技术作进一步的详细描述。以P型衬底材料，1.2V电压等级为例做详细说明。本技术所述的技术方案仅仅是本技术的一部分实施实例，基于本技术提出的纵向SCR的在隔离的区域内引入正偏二极管串来控制SCR的回扫电压的低压ESD保护器件，二极管串的个数可以是1至10个中间，通过一次工艺形成，均属于本技术的保护范围。如图1所示的本技术的版图布局图，图中灰色区域为金属层，最边缘一圈为隔离电位接触区，中心区域为GND电极区域。如图2所示的等效电路图，本技术ESD泄放电流方向为：CH到GND，该通道包含经由正偏二极管D1、D2及电阻R2、电阻R1的小电流路径L1，及PNPN的SCR大电流泄放路径L2。当两条电流路径独立时，其小电流路径的开启电压为两个二极管的正偏电压1.4V。大电流路径PNPN管的开启电压主要由基区PN结决定，其雪崩耐压BV>6V。当电压脉冲冲击CH端口时，由于小电流路径的开启电压低，电流I1首先从路径L1通过，电流I1注入NPN管的P基区中，流经基区短路电阻R1。当I1·R1>0.7V时，SCR中的NPN导通，其电流I2注入PNP管的N型基区中，随之SCR开启从而迅速泄放掉脉冲电荷。其中R2为集成在L1路径上的串联电阻，防止大电流下此路径的分流过大，引起路径烧毁。如图3、4所示，超低压触发器件，包括背面金属电极111，背面金属电极111上设P+衬底层101，P+衬底层101上淀积N型外延层102，N型外延层102端面从左往右依次高温推进形成P+隔离层103、淀积形成N+多晶硅105、推结形成P型基区1本文档来自技高网...

【技术保护点】
1.超低压触发器件，其特征在于：包括背面金属电极（111），背面金属电极（111）上设P+衬底层（101），P+衬底层（101）上淀积N型外延层（102），N型外延层（102）端面从一边到另一边依次推进形成P+隔离层（103）、淀积形成N+多晶硅（105）和推结形成P型基区（106）；P+隔离层（103）穿通至P+衬底层（101）；N+多晶硅（105）、P型基区（106）两个区域中均设P+源区（107），然后在P+隔离层（103）与N+多晶硅（105）之间、N+多晶硅（105）和P型基区（106）区域中的P+源区（107）侧注入N型杂质形成N+源区（108）；N型外延层（102）上淀积绝缘介质层（109），绝缘介质层（109）上刻蚀正面金属层（110）。/n

【技术特征摘要】
1.超低压触发器件，其特征在于：包括背面金属电极（111），背面金属电极（111）上设P+衬底层（101），P+衬底层（101）上淀积N型外延层（102），N型外延层（102）端面从一边到另一边依次推进形成P+隔离层（103）、淀积形成N+多晶硅（105）和推结形成P型基区（106）；P+隔离层（103）穿通至P+衬底层（101）；N+多晶硅（105）、P型基区（106）两个区域中均设P+源区（107），然后在P+隔离层（103）与N+多晶硅（105）之间、N+多晶硅（105）和P型基区（106）区域中的P+源区（107）侧注入N型杂质形成N+源区（108）；N型外延层（102）上淀积绝缘介质层（109），绝缘介质层（109）上刻蚀正面金属层（110）。


2.按照权利...

【专利技术属性】
技术研发人员：杨珏琳，宋文龙，李泽宏，张鹏，
申请(专利权)人：成都吉莱芯科技有限公司，
类型：新型
国别省市：四川;51