一种低压ESD保护器件及其制作方法技术

本发明专利技术公开了一种低压ESD保护器件及其制作方法，本发明专利技术有效地提高了芯片的利用率，降低了芯片成本；不增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低触发电压ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护提供一种解决方案。

【技术实现步骤摘要】
一种低压ESD保护器件及其制作方法
本专利技术涉及电子科学与
，特别涉及一种低压ESD保护器件及其制作方法。
技术介绍
现如今，人工智能结合物联网的时代正式来临，智能家居也在生活中扮演着越来越重要的角色。随着技术的不断发展，物联网所需芯片向着高集成度、更低功耗进一步发展，这也就要求其制作工艺的线宽进一步降低。而窄线宽、低功耗也使得芯片遭受到静电放电效应时更显的脆弱与敏感，导致静电放电的测试越来越严苛。随着功耗进一步降低，其电源电压也进一步降低，随着也对低触发电压，强泄放能力的ESD器件有了进一步的要求。根据低功耗系统的低工作电压的特征。现有1V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的低压ESD保护器件要求。而现阶段已有的大部分低压系统的ESD保护器件，其击穿电压在5V~10V之间，并未实现真正意义上的低压ESD保护。通常用作ESD保护的器件有二极管、GGNMOS(栅接地的NMOS)、BJT(三极管)、SCR(可控硅)等，低压ESD保护器件常采用SCR来得到强泄放能力。但由于对ESD器件尺寸要求越来越高，所以在一定尺寸提高其ESD泄放能力也越发显得重要。
技术实现思路
本专利技术的目的在于提供一种低压ESD保护器件及其制作方法，针对1V~3.3V的特定低压应用，致力于得到真正意义上的低触发电压、高ESD泄放电流的ESD保护器件，解决现阶段存在的低压系统所用的ESD触发电压高、8/20电流密度低等问题。本专利技术采用的技术方案是：一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。所述的一种低压ESD保护器件的制作方法，其特征在于，包括以下步骤：步骤1：准备N型高阻单晶材料，进行表面清洗及平坦化处理；步骤2：在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层，槽的深度为1~5μm，优选为3μm，槽深太深会造成原片应力过大，且增加成本，槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间；步骤3：随后淀积3~5μm的原位掺杂N+多晶硅，厚度优选3μm。然后进行CMP平坦化直至未刻蚀区域露出N型材料；步骤4：CMP完成后，进行预氧生长，光刻离子注入N型杂质及P型杂质并通过高温推结形成N型基区及P型基区；步骤5：在N+多晶硅、N型基区及P型基区区域中，光刻注入高浓度P型杂质形成然后形成P+源区，随后光刻注入高浓度N型杂质形成然后形成N+源区；步骤6：随后淀积第一层隔离介质，致密回流后，光刻刻蚀第一层接触孔区域，淀积第一金属层，并完成第一金属层，最后完成第一金属层的光刻、刻蚀、合金化；步骤7：随后淀积第二层隔离介质，致密回流后，光刻刻蚀第二层接触孔区域，淀积第二金属层，并完成第二金属层，最后完成第二金属层的光刻、刻蚀、合金化，形成引线区。所述P+源区、N+源区形成二极管串。所述步骤5中的P+源区，N+源区采用高浓度离子注入，其能量为30kev~90kev，采用较低注入能量结合快速热退火工艺。所述步骤6中第一层刻蚀引线孔完成后，淀积一层TI/TIN再进行第一金属层AlSiCu合金的生长。所述步骤7中第二层刻蚀引线孔完成后，淀积的第二金属层比第一金属层厚。本专利技术的优点：小电流触发作用的多晶硅正偏二极管串置于引线区下方，有效地提高了芯片的利用率，降低了芯片成本；N+多晶硅位于深坑刻蚀后生长的热氧化层后，形成了有效的电学隔离，且N+多晶硅103淀积完成后进行了CMP平坦化处理。其多晶硅中的结构形成与后续常规工艺相兼容，并且触发区电流由第一层引入P型基区105，其触发电流走线方向与SCR的金属走向方向相垂直，触发区电流接入点的区域为调整其他注入区域图形所得，并不会增加元胞尺寸，减小了由于保持金属间距造成的芯片面积占用，本专利技术制造的低压ESD保护器件，可以将元胞尺寸缩小20%左右，电流泄放能力至少提高50%；采用正偏二极管串可以将SCR的回扫电流降低至1.5V，通过调整正偏二极管数目，可以实现1.2V、1.8V、2V、2.5V、2.8V、3.3V等电压等级的超低触发电压的ESD保护器件；通过优化器件尺寸，超低残压，适用于低压系统的超高速信号的防护，同时通过版图优化可以实现双向ESD保护，为低压系统的超高速信号的双向防护，提供一种解决方案。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细叙述。图1为本专利技术的低压ESD保护器件的版图布局示意图;图2为本专利技术的低压ESD保护器件的等效电路图；图3为本专利技术的低压ESD保护器件的第一金属层、第二层接触孔版图图形；图4是本专利技术的低压ESD保护器件的第二金属层版图；图5是本专利技术的低压ESD保护器件的A-A’截面及B-B’截面的位置示意图；图6是本专利技术的低压ESD保护器件的A-A’截面的纵向结构示意图；图7为本专利技术的低压ESD保护器件的B-B’截面的纵向结构示意图；图8为本专利技术的B-B’截面的工艺步骤1的示意图；图9为本专利技术的B-B’截面的工艺步骤2的示意图；图10为本专利技术的B-B’截面的工艺步骤3的示意图；图11为本专利技术的B-B’截面的工艺步骤4的示意图；图12为本专利技术的B-B’截面的工艺步骤5的示意图；图13为本专利技术的B-B’截面的工艺步骤6的示意图；图14为本专利技术的B-B’截面的工艺步骤7的示意图；图15为本专利技术的一种改良型B-B’结构剖面图。其中：101、N型单晶材料层；102、热氧化层；103、N+多晶硅；104、N型基区；105、P型基区；106、P+源区；107、N+源区；108、第一层隔离介质；109、第一金属层；110、第二层隔离介质；111、第二金属层。具体实施方式如图1-15所示，一种低压ESD保护器件，包括N型单晶材料层101、N+多晶硅103、N型基区104、P型基区105，N型单晶材料层101上一次设置第一层隔离介质108、第一金属层109、第二层隔离介质110、第二金属层111，N+多晶硅103、N型基区104、P型基区104均设于N型单晶材料层101顶部，N+多晶硅103内设有P+源区106、N+源区107，外部与N型单晶材料层101之间设有热氧化层102，N型基区104内设有P+源区106，P型基区105内依次设有P+源区106、N+源区107、N+源区107、P+源区106。一种低压ESD保护器件的制作方法，包括以下步骤：步骤1：准备N型高阻单晶材料本文档来自技高网...

【技术保护点】
1.一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。/n

【技术特征摘要】
1.一种低压ESD保护器件，其特征在于：包括N型单晶材料层、N+多晶硅、N型基区、P型基区，所述N型单晶材料层上一次设置第一层隔离介质、第一金属层、第二层隔离介质、第二金属层，所述N+多晶硅、N型基区、P型基区均设于N型单晶材料层顶部，所述N+多晶硅内设有P+源区、N+源区，外部与N型单晶材料层之间设有热氧化层，所述N型基区内设有P+源区，所述P型基区内依次设有P+源区、N+源区、N+源区、P+源区。


2.根据权利要求1所述的一种低压ESD保护器件的制作方法，其特征在于，包括以下步骤：
步骤1：准备N型高阻单晶材料，进行表面清洗及平坦化处理；
步骤2：在硅片表面淀积掩膜层，光刻刻蚀槽形成深槽，去掉刻蚀掩膜层，槽的深度为1~5μm，优选为3μm，槽深太深会造成原片应力过大，且增加成本，槽刻蚀完成后，湿氧生长3000~8000Å的热氧化层，厚度优选5000Å，热氧化温度为950~1150℃之间；
步骤3：随后淀积3~5μm的原位掺杂N+多晶硅，厚度优选3μm,然后进行CMP平坦化直至未刻蚀区域露出N型材料；
步骤4：CMP完成后，进行预氧生长，光刻离子注入N型杂质及P型杂质并通过高温推结形成N型基区及P型基区；
步骤5：在N+多晶硅、N型基区及...

【专利技术属性】
技术研发人员：杨珏琳，宋文龙，李泽宏，张鹏，
申请(专利权)人：成都吉莱芯科技有限公司，
类型：发明
国别省市：四川;51