半导体存储器装置以及该半导体存储器装置的制造方法制造方法及图纸

提供了一种半导体存储器装置以及该半导体存储器装置的制造方法。一种半导体存储器装置包括：下层叠结构，其在基板上并且包括在垂直方向上层叠的多个下层；中间层叠结构，其在下层叠结构上并且包括在垂直方向上层叠的多个中间层；多个凹槽，其在接触区域中并且穿透中间层叠结构，所述多个凹槽按照不同的深度暴露下层叠结构；以及多个台阶，其沿着凹槽的侧壁形成。壁形成。壁形成。

【技术实现步骤摘要】
半导体存储器装置以及该半导体存储器装置的制造方法


[0001]本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。

技术介绍

[0002]半导体存储器装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构布置的存储器单元。为了改进半导体存储器装置的集成度，已提出了三维半导体存储器装置。
[0003]三维半导体存储器装置包括三维布置的存储器单元。三维半导体存储器装置可包括在垂直方向上层叠的多个层。包括多个层的层叠结构可包括连接到接触插塞以接收电信号的连接区域。

技术实现思路

[0004]根据本公开的一方面，可提供一种半导体存储器装置，该半导体存储器装置包括：基板，其包括单元区域和接触区域；下层叠结构，其在基板上并包括在垂直方向上层叠的多个下层；中间层叠结构，其在下层叠结构上并包括在垂直方向上层叠的多个中间层；多个凹槽，其在接触区域中并穿透中间层叠结构，所述多个凹槽按照不同深度暴露下层叠结构；以及多个台阶，其沿着凹槽的侧壁形成。
[0005]根据本公开的另一方面，可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：形成第一层叠结构，该第一层叠结构包括在垂直方向上层叠的多个下层；在第一层叠结构上形成第二层叠结构，该第二层叠结构包括在垂直方向上层叠的多个中间层；在第二层叠结构上形成第三层叠结构，该第三层叠结构包括在垂直方向上层叠的多个上层；蚀刻第三层叠结构，使得限定分别暴露上层的上表面的参考区域；在第三层叠结构上形成包括使参考区域开放的开口的掩模图案；以及使用掩模图案作为蚀刻屏障来形成分别使下层的上表面开放的多个凹槽。
附图说明
[0006]图1是示意性地示出根据本公开的实施方式的半导体存储器装置的栅层叠结构的示图。
[0007]图2A和图2B是示意性地示出各个栅层叠结构的与图1所示的单元区域交叠的部分的平面图。
[0008]图3A和图3B是示出各个栅层叠结构的与图1所示的接触区域交叠的部分的各种实施方式的平面图。
[0009]图4A至图4C是根据本公开的实施方式的栅层叠结构的截面图。
[0010]图5A至图5C是示出根据本公开的实施方式的形成在连接区域中的接触插塞的截面图。
[0011]图6、图7A和图7B、图8、图9、图10A和图10B、图11和图12是示出根据本公开的实施方式的半导体存储器装置的制造方法的示图。
[0012]图13至图15是示出根据本公开的实施方式的半导体存储器装置的制造方法的平面图。
[0013]图16是示出根据本公开的实施方式的存储器系统的配置的框图。
[0014]图17是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0015]本文所公开的具体结构或功能描述仅是例示性的，目的是描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按照各种形式实现，无法解释为限于本文所阐述的实施方式。
[0016]实施方式可提供一种能够简化用于形成连接区域的制造工艺的半导体存储器装置以及该半导体存储器装置的制造方法。
[0017]图1是示意性地示出根据本公开的实施方式的半导体存储器装置10的栅层叠结构GST的示图。图1示出各个栅层叠结构GST的一部分。
[0018]参照图1，半导体存储器装置10可包括通过狭缝SI彼此分离的栅层叠结构GST。栅层叠结构GST可形成在包括单元区域CA和接触区域CTA的基板上。
[0019]狭缝SI可在第一方向I上延伸。栅层叠结构GST可被布置为在与第一方向I交叉的第二方向II上彼此间隔开。
[0020]图2A和图2B是示意性地示出各个栅层叠结构GTS的与图1所示的单元区域CA交叠的部分的平面图。栅层叠结构GST可包括如图4A至图4C所示依次层叠的下层叠结构STa、中间层叠结构STb和上层叠结构STc。下层叠结构STa、中间层叠结构STb和上层叠结构STc中的每一个可从图1所示的单元区域CA延伸到接触区域CTA。
[0021]参照图2A和图2B，上层叠结构STc和中间层叠结构STb中的每一个可在图1所示的单元区域CA上由沟道结构CH1和CH2穿透。沟道结构CH1和CH2可在与平行于第一方向I和第二方向II的平面正交的垂直方向III上延伸。
[0022]上层叠结构STc可被分离为多个上选择结构UST1和UST2。例如，如图2A所示，上层叠结构STc可由在第一方向I上延伸的上狭缝USI分离为第一上选择结构UST1和第二上选择结构UST2。上狭缝USI的形状不限于图中所示，上狭缝USI可按照包括直线形状、锯齿形形状、波浪形状等的各种形状形成。
[0023]沟道结构CH1和CH2可包括设置在上狭缝USI的一侧的第一沟道结构CH1以及设置在上狭缝USI的另一侧的第二沟道结构CH2。上层叠结构STc和中间层叠结构STb可由虚设沟道结构DCH穿透。虚设沟道结构DCH可沿着上狭缝USI的延伸方向布置，并且与上狭缝USI交叠。
[0024]上狭缝USI可形成至使得上狭缝USI不穿透图2B所示的中间层叠结构STb的深度。因此，由中间层叠结构STb围绕的第一沟道结构CH1与由中间层叠结构STb围绕的第二沟道结构CH2区分开，以使得第一沟道结构CH1和第二沟道结构CH2可被单独地选择。例如，用于选择第一沟道结构CH1的信号可施加到第一上选择结构UST1，并且用于不选择第二沟道结构CH2的信号可施加到第二上选择结构UST2。
[0025]尽管图中未示出，图4A至图4C所示的下层叠结构STa可利用与图2A所示的上层叠结构STc基本上相同的布局形成，或者利用与图2B所示的中间层叠结构STb基本上相同的布局形成。
[0026]在另一实施方式中，上狭缝USI可被省略。因此，上层叠结构STc可利用与中间层叠结构STb基本上相同的布局形成，并且虚设沟道结构DCH可被省略。另外，第一沟道结构CH1和第二沟道结构CH2可由相同的上选择结构控制。第一沟道结构CH1和第二沟道结构CH2可通过连接到其顶部的位线(未示出)单独地选择。
[0027]图3A和图3B是示出各个栅层叠结构GST的与图1所示的接触区域CTA交叠的部分的各种实施方式的平面图。
[0028]参照图3A和图3B，各个栅层叠结构可包括与图1所示的接触区域CTA交叠的上连接区域UCNA和多个连接区域CNA。连接区域CNA可在第一方向I上与上连接区域UCNA间隔开。上连接区域UCNA可被设置为比连接区域CAN更邻近图1所示的单元区域CA。图2A所示的上狭缝USI可延伸以穿越上连接区域UCNA。上狭缝USI可朝着连接区域CAN当中与上连接区域UCNA相邻的连接区域延伸。
[0029]上连接区域UCNA可包括上台阶结构SWu。上台阶结构SWu可形成在通过上狭缝USI分离的上选择结构UST1和UST2中的每一个中。上台阶结构SWu可沿着上凹槽UG的侧壁形成。上凹本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：基板，该基板包括单元区域和接触区域；下层叠结构，该下层叠结构在所述基板上，并且包括在垂直方向上层叠的多个下层；中间层叠结构，该中间层叠结构在所述下层叠结构上，并且包括在所述垂直方向上层叠的多个中间层；多个凹槽，所述多个凹槽在所述接触区域中并且穿透所述中间层叠结构，所述多个凹槽按照不同的深度暴露所述下层叠结构；以及多个台阶，所述多个台阶沿着所述凹槽的侧壁形成，其中，各个所述台阶包括多个所述下层和多个所述中间层当中连续地设置的两个或更多个层。2.根据权利要求1所述的半导体存储器装置，其中，所述台阶沿着各个所述凹槽的侧壁形成第一台阶结构和第二台阶结构，并且其中，所述第一台阶结构和所述第二台阶结构彼此面对。3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括连接到多个所述台阶中的至少一个台阶的接触插塞，其中，所述接触插塞连接到所述两个或更多个层当中的最上层。4.根据权利要求1所述的半导体存储器装置，其中，包括在各个所述台阶中的所述两个或更多个层的层叠数等于所述下层的层叠数。5.根据权利要求1所述的半导体存储器装置，其中，各个所述台阶的高度等于所述下层叠结构的高度。6.根据权利要求1所述的半导体存储器装置，其中，多个所述凹槽的底表面分别使所述下层开放。7.根据权利要求1所述的半导体存储器装置，其中，所述多个中间层的总层叠数大于所述下层的总层叠数。8.根据权利要求1所述的半导体存储器装置，其中，形成在不同凹槽中的不同组的所述台阶共享多个所述下层和多个所述中间层中的至少一个。9.根据权利要求8所述的半导体存储器装置，其中，所述下层包括在所述垂直方向上层叠的第一下层和第二下层，其中，多个所述凹槽包括暴露所述第一下层的第一凹槽和暴露所述第二下层的第二凹槽，其中，多个所述台阶包括沿着所述第一凹槽的侧壁形成的多个第一台阶以及沿着所述第二凹槽的侧壁形成的多个第二台阶，其中，多个所述中间层当中设置在所述第一台阶的最上层中的多个第一中间层分别被包括在所述第二台阶中。10.根据权利要求1所述的半导体存储器装置，其中，各个所述中间层包括通过多个所述台阶中的与其对应的一个台阶开放的上表面。11.根据权利要求1所述的半导体存储器装置，其中，包括在各个所述台阶中的所述两个或更多个层的侧壁与对应的台阶的侧壁共面。12.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
上层叠结构，该上层叠结构包括设置在所述中间层上的第一上层以及在所述垂直方向上层叠在所述第一上层上的两个或更多个第二上层；上凹槽，该上凹槽形成在所述上层叠结构中以使所述第一上层开放；以及多个上台阶，所述多个上台阶沿着所述上凹槽的侧壁形成。13.根据权利要求12所述的半导体存储器装置，其中，从各个所述台阶的底部到顶部的高度大于各个所述上台阶的高度。14.根据权利要求12所述的半导体存储器装置，其中，多个所述上台阶分别利用所述第二上层来配置。15.根据权利要求12所述的半导体存储器装置，其中，所述第一上层和所述两个或更多个第二上层的总层叠数等于所述下层的总层叠数。16.根据权利要求12所述...

【专利技术属性】
技术研发人员：李振元，李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：