任意切割图案化的方法技术

在此说明任意切割图案化的方法及其装置。第一金属线与第二金属线形成于基材的单元中且于垂直方向延伸。第三金属线及第四金属线形成于基材中且分别垂直于第一金属线及第二金属线。使用第一图案化技术形成第一圆形区域在第一金属线的一端，且使用第一图案化技术形成第二圆形区域在第二金属线的一端。使用第二图案化技术侧向延伸第一圆形区域，以形成第三金属线，且使用第二图案技化术侧向延伸第二圆形区域，以形成第四金属线。以形成第四金属线。以形成第四金属线。

【技术实现步骤摘要】
任意切割图案化的方法


[0001]本揭露所描述的技术总体上是有关于电子装置，而更特别地是关于集成电路。

技术介绍

[0002]摩尔定律(Moore
’
s law)阐述了密集集成电路中的晶体换数目约每隔两年便会变为两倍的趋势。为了变得更加密集，整体晶片体积(例如：晶片占有的物理空间量)也下降。封装更多的晶体换至更小的空间可造成设计及制程的问题，例如晶片上缺乏接脚连结或布线壅塞。

技术实现思路

[0003]本揭露提供一种任意切割图案化的方法，包含在半导体装置的单元中形成第一金属线及第二金属线，其中第一金属线与第二金属线于垂直方向延伸。在半导体装置的单元中形成第三金属线与第四金属线，其中第三金属线与第四金属线分别垂直第一金属线与第二金属线，且第三金属线与第四金属线是通过以下操作来形成：使用第一图案化技术形成第一圆形区域与第二圆形区域，其中第一圆形区域于第一金属线的一端，且第二圆形区域于第二金属线的一端，以及使用第二图案化技术侧向延伸第一圆形区域，以形成第三金属线，并侧向延伸第二圆形区域，以形成第四金属线。
附图说明
[0004]根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征仅作示意之用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
[0005]图1是根据本揭露的各种实施例的例示半导体装置的示意图；
[0006]图2A是绘示根据本揭露的各种实施例的例示目标图案的上视图；
[0007]图2B是绘示根据本揭露的各种实施例的例示第一图案化方法的上视图；
[0008]图2C是绘示根据本揭露的各种实施例的例示第二图案化方法的上视图；
[0009]图3是绘示根据本揭露的各种实施例的例示单元布局的上视图；
[0010]图4是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化上视图；
[0011]图5是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化上视图；
[0012]图6是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化上视图；
[0013]图7是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化上视图；
[0014]图8是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化
上视图；
[0015]图9是绘示根据本揭露的各种实施例中以任意切割图案化的例示单元布局的简化上视图；
[0016]图10是绘示根据本揭露的各种实施例中任意切割图案化的例示方法的流程图1000。
[0017]【符号说明】
[0018]100:半导体装置
[0019]110:硅穿孔
[0020]112:背面TSV
[0021]114,116:电压源
[0022]120:PDN区域
[0023]121:介层窗围栏
[0024]122,124,126:电路
[0025]130:基材
[0026]140:背面PDN
[0027]150:高度
[0028]210:目标图案
[0029]212,214,212,214,328,330,430,440,450,530,540,550,560,570,580,640,650,660,740,750,760:金属线
[0030]216,218,310,312,314,316,318,410,420,510,520,610,620,630,710,720,730,810,820,910,920:切割位置
[0031]220:第一图案化方法
[0032]222,224:孔洞
[0033]226:间距
[0034]230:第二图案化方法
[0035]300,400,500,600,700,800,900:单元布局
[0036]302:端至端间距
[0037]304:界线间间距
[0038]320,670,770,890,990:单元高度
[0039]322:差阶
[0040]324:长度
[0041]326,412,512,670:高度
[0042]414,514:参考线
[0043]422,464,474,522,594,612,684,712,722,784,812,912:距离
[0044]460,470,480,590,680,780,860,870,880,960,970,980:介层窗
[0045]462,472,482,592,682,782:介层窗围栏
[0046]820,902:多晶硅导线间距
[0047]830,840,850,930,940,950:多晶硅导线
[0048]862,864,866:多晶硅导线间距
[0049]984:介层窗图案
[0050]962,964,966:介层窗距离
[0051]1000:流程图
[0052]1010,1020,1030,1040:操作
具体实施方式
[0053]以下揭露提供许多不同实施例或示例，以实施所提供的主题的不同特征。以下叙述的成份和排列方式的特定例示是以简化本揭露。这些当然仅是做为示例，其目的不在构成限制。举例而言，下列第一特征形成于第二特征之上的叙说可能包含第一及第二特征直接接触的实施例，也可能包含有额外特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。另外，本揭露可在各种示例中重复元件符号或字母。此重复出于简单及清晰目的且本身不只是论述的各种实施例及/或组态之间的关系。
[0054]摩尔定律(Moore
’
s law)阐述将越多的晶体换封装至较小晶片区域中的趋势。此种封装可能造成设计及制程上的问题，例如晶片上缺乏布线(routing)的接脚(pin)连结(access)或布线的壅塞。举例而言：半导体装置已知的电源分布网络(power distribution network，PDN)可架构于一或多个电路上，此或此些电路是埋设在基材上(即：单元)。已知的PDN共享单元的金属资源(metal resources)，其中此些金属资源有助于信号通过电路的信号传输。在单元的制备期间，修剪遮罩或切割遮罩是用以保留相应于元件的电子组件的部分的设计布局，或是用以移除不相应于电子组件的部分的设计布局。此外，遮罩可定义布置布线接脚的切割位置。已知的遮罩包含对于布线较佳的切割位置。
[0055]在电路之上设置有PDN会增加半导体装置的单元高度，且反过来对在半导体装置增加额外晶体换的能力造成负担。为了要减少总单元高度，针对信号传输或较窄的金属宽度，一些单元设计是使用较薄的金属。这样的设计会造成半导体装置的整体的电压降。为了腾出半导体装置中的体积，以容纳更多的晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种任意切割图案化的方法，其特征在于，包含：在一半导体装置的一单元中形成一第一金属线及一第二金属线，其中该第一金属线与该第二金属线于一垂直方向延伸；以及在该半导体装置的该单元中形成一第三金属线与一第四金属线，其中该第三金属线与该第四金属线分别垂直该第一金属线与该第二金属线，且该第三金属线与...

【专利技术属性】
技术研发人员：彭士玮，林威呈，赖志明，曾健庭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：