用于模数转换器的数字接口电路制造技术

本发明专利技术的实施例涉及一种用于模数转换器的数字接口电路。该数字接口电路包括：队列块，该队列块被配置为耦合在模数转换器(ADC)和处理器的直接存储器访问(DMA)控制器之间，其中队列块包括命令缓冲区并被配置为：从DMA控制器接收第一命令；将第一命令存储在命令缓冲区中；根据第一命令的第一控制位修改第一命令，以生成修改后的第一命令；以及将修改后的第一命令发送给ADC。

【技术实现步骤摘要】
用于模数转换器的数字接口电路
本专利技术总体上涉及模数(A/D)转换系统，并且在特定实施例中，涉及具有数字接口电路的A/D转换系统。
技术介绍
模数转换器(ADC)被广泛用于电子系统中，以将诸如电压或电流的模拟信号转换为数字信号，以便在数字系统中进行处理。各种类型的ADC都可用，诸如直接转换ADC、逐次逼近ADC(SARADC)、Σ-ΔADC等。模数(A/D)转换系统包括至少一个ADC，并且可以包括其他功能模块，诸如用于选择连接至ADC并由ADC转换的模拟信道的多路复用器。A/D转换系统附加地可以包括控制器(例如，处理器)以控制A/D转换系统的操作。控制器和ADC之间的有效通信是个挑战，因为在控制器和ADC之间传送控制命令和转换后的数字数据可能会消耗大量的控制器资源。在该领域中需要用于实现控制器与ADC之间的有效通信的模数转换系统。
技术实现思路
在一些实施例中，模数转换系统包括：模数转换器(ADC)；多路复用器，其中该多路复用器具有被配置为耦合至多个模拟输入信号的多个输入信道，其中多路复用器的输出端子耦合至ADC的输入端子；以及数字接口电路，被配置为耦合在ADC和处理器之间，其中数字接口电路被配置为：从处理器接收命令序列，其中命令序列中的每个命令包括指示多路复用器的输入信道的信道号，其中命令序列中所包含的信道号定义信道序列；将命令序列存储在数字接口电路的命令先进先出(FIFO)缓冲区中；将命令FIFO缓冲区中所存储的命令序列第一次发送给ADC以控制ADC的操作，其中由信道序列指定的多路复用器的输入信道处的模拟输入信号第一次被按序转换为数字数据；将命令FIFO缓冲区中所存储的命令序列第二次发送给ADC，其中由信道序列指定的多路复用器的输入信道处的模拟输入信号第二次被按序转换为数字数据。在一些实施例中，数字接口电路包括：队列块，该队列块被配置为耦合在模数转换器(ADC)和处理器的直接存储器访问(DMA)控制器之间，其中该队列块包括命令缓冲区并被配置为：从DMA控制器接收第一命令；将第一命令存储在命令缓冲区中；根据第一命令的第一控制位修改第一命令，以生成修改后的第一命令；并且将修改后的第一命令发送给ADC。在一些实施例中，操作模数转换系统的方法包括：将命令序列从处理器发送给队列块，其中队列块耦合在处理器和模数转换器(ADC)之间，ADC耦合至多路复用器，并且多路复用器具有连接至多个模拟输入信号的多个输入信道，其中命令序列中的每个命令包括指示信道号、信道重复因子和信道延迟数的控制位；由队列块对每个命令的控制位进行解码以获得每个命令中的信道号、信道重复因子和信道延迟数；通过根据每个命令的控制位对每个命令进行修改，由队列块生成修改后的命令序列；以及由队列块将修改后的命令序列发送给ADC以控制ADC的操作。附图说明在附图和以下描述中阐述了本专利技术的一种或者多种实施例的细节。根据该描述和附图、以及权利要求，本专利技术的其他特征、目的、和优点将变得明显。在附图中，贯穿各种视图，相同的附图标记通常表示相同的组成部分，为了简洁起见，通常不对其进行重新描述。为了更完整地理解本专利技术，现在参考以下结合附图进行的描述，其中：图1图示根据实施例的模数(A/D)转换系统的框图；图2图示根据实施例的图1所示A/D转换系统的总线体系结构；图3图示根据实施例的图1所示A/D转换系统的更详细的框图；图4图示根据实施例的命令帧的结构；图5A至5C图示根据一些实施例的图1所示A/D转换系统的不同扫描模式操作；图6A和6B图示根据实施例的图1所示A/D转换系统的信道过采样操作；图7A和7B图示根据实施例的图1所示A/D转换系统的可编程延迟操作；图8A和8B图示根据另一实施例的图1所示A/D转换系统的可编程延迟操作；图9图示根据实施例的图1所示A/D转换系统的直接存储器访问(DMA)操作；以及图10图示根据实施例的操作A/D转换系统的方法流程图。具体实施方式下面将详细讨论当前优选实施例的制造和使用。然而，应当理解，本专利技术提供了许多可应用的专利技术构思，这些专利技术构思可以在各种各样的特定环境中实施。所讨论的特定实施例仅说明制造和使用本专利技术的特定方式，并且不限制本专利技术的范围。将在特定的上下文中相对于示例性实施例描述本专利技术，即，在具有耦合在模数(A/D)转换系统的控制器与A/D转换系统的模数转换器(ADC)之间的数字接口电路的A/D转换系统的上下文中。图1图示根据实施例的模数(A/D)转换系统500的框图。A/D转换系统500包括模数转换器(ADC)100、多路复用器200、数字接口块300(也可以被称为数字接口电路或ADC队列块)和控制器400。在本文的描述中，在理解SARADC仅仅是ADC100的非限制性示例的情况下，ADC100可以被称为逐次逼近ADC(SARADC)，并且其他任何合适类型的ADC也可以被用作ADC100。如图1所示，ADC100包括模拟块101，该模拟块101将模拟块101的输入端子102处的模拟输入信号转换为数字数据(也被称为数字样本)。ADC100还包括用于控制模拟块101的操作并用于与A/D转换系统500中的其他块(诸如控制器400和数字接口块300)进行通信的数字块103。数字块103包括：提供控制信号的控制逻辑105，该控制信号诸如是采样时钟信号、用于模拟块101的启用/禁用信号以及用于多路复用器200的信道选择信号。数字块103还包括各种接口，诸如用于与控制器400通信的总线接口107和用于与数字接口块300通信的自定义接口。多个触发信号121耦合至ADC100，以用于诸如中断请求和触发的各种功能。图1还示出了ADC100的功能模块之间、以及ADC100与其他功能块之间的各种控制/数据路径(例如111、113、117、119、143和147)。控制/数据路径可以是双向或单向的，并且根据信号类型，可以是一位控制/数据路径或多位控制/数据路径。仍参考图1，多路复用器200具有多个输入信道201(也被称为ADC信道)，每个输入信道被配置为连接至模拟输入信号(例如，电压信号或电流信号)。根据来自控制路径111的控制信号，选择输入信道201中的一个信道并将其发送给多路复用器200的输出端子203。输出端子203连接至ADC100的输入端子102。既然多路复用器200的输入信道处的信号被ADC100转换为数字数据，则认为多路复用器200的输入信道(也被称为ADC信道)也被ADC100转换。控制器400(也被称为处理器)可以是或包括中央处理单元(CPU)、数字信号处理器(DSP)、微控制器(μ-控制器)等。控制器400通过向ADC100发送命令、和/或通过经由总线接口107或自定义接口109设置ADC100的控制寄存器中的控制位，来控制ADC100(和多路复用器200)的操作。例如，控制器400可以将ADC100设置为单信道转换模式，其中选择多路复用器200的特定信道处的模拟信号并以特定采样频率本文档来自技高网...

【技术保护点】
1.一种模数转换系统，包括：/n模数转换器(ADC)；/n多路复用器，其中所述多路复用器具有多个输入信道，所述多个输入信道被配置为耦合至多个模拟输入信号，其中所述多路复用器的输出端子耦合至所述ADC的输入端子；以及/n数字接口电路，被配置为耦合在所述ADC和处理器之间，其中，所述数字接口电路被配置为：/n从所述处理器接收命令序列，其中所述命令序列中的每个命令包括指示所述多路复用器的输入信道的信道号，其中所述命令序列中所包含的信道号定义信道序列；/n将所述命令序列存储在所述数字接口电路的命令先进先出(FIFO)缓冲区；/n将所述命令FIFO缓冲区中所存储的所述命令序列第一次发送给所述ADC以控制所述ADC的操作，其中所述信道序列所指定的所述多路复用器的输入信道处的模拟输入信号第一次被按序转换为数字数据；/n将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC，其中所述信道序列所指定的所述多路复用器的所述输入信道处的所述模拟输入信号第二次被按序转换为数字数据。/n

【技术特征摘要】
20190703 US 16/503,2431.一种模数转换系统，包括：
模数转换器(ADC)；
多路复用器，其中所述多路复用器具有多个输入信道，所述多个输入信道被配置为耦合至多个模拟输入信号，其中所述多路复用器的输出端子耦合至所述ADC的输入端子；以及
数字接口电路，被配置为耦合在所述ADC和处理器之间，其中，所述数字接口电路被配置为：
从所述处理器接收命令序列，其中所述命令序列中的每个命令包括指示所述多路复用器的输入信道的信道号，其中所述命令序列中所包含的信道号定义信道序列；
将所述命令序列存储在所述数字接口电路的命令先进先出(FIFO)缓冲区；
将所述命令FIFO缓冲区中所存储的所述命令序列第一次发送给所述ADC以控制所述ADC的操作，其中所述信道序列所指定的所述多路复用器的输入信道处的模拟输入信号第一次被按序转换为数字数据；
将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC，其中所述信道序列所指定的所述多路复用器的所述输入信道处的所述模拟输入信号第二次被按序转换为数字数据。


2.根据权利要求1所述的模数转换系统，其中将所述命令FIFO缓冲区中所存储的所述命令序列第一次发送给所述ADC包括：
通过所述数字接口电路接收第一触发信号；以及
响应于接收到所述第一触发信号，通过所述数字接口电路将所述命令FIFO缓冲区中所存储的所述命令序列第一次发送给所述ADC。


3.根据权利要求2所述的模数转换系统，其中将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC包括：
通过所述数字接口电路接收第二触发信号；以及
响应于接收到所述第二触发信号，通过所述数字接口电路将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC。


4.根据权利要求2所述的模数转换系统，其中将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC包括：
在将所述命令FIFO缓冲区中所存储的所述命令序列第一次发送给所述ADC之后，通过所述数字接口电路将所述命令FIFO缓冲区中所存储的所述命令序列第二次发送给所述ADC，而无需等待另一触发信号。


5.根据权利要求4所述的模数转换系统，其中所述数字接口电路进一步被配置为：
检查所述数字接口电路的控制寄存器的状态位；以及
响应于检测到所述控制寄存器的所述状态位被设置为预定值，停止将所述命令FIFO缓冲区中所存储的所述命令序列发送给所述ADC。


6.根据权利要求1所述的模数转换系统，其中所述数字接口电路被配置为在所述命令序列的第一命令被存储在所述命令FIFO缓冲区中之后，立即开始将所述命令FIFO缓冲区中所存储的命令发送给所述ADC，而无需检查触发信号。


7.根据权利要求1所述的模数转换系统，其中所述命令序列中的每个命令进一步包括指示信道过采样因子N的控制位，其中所述数字接口电路被配置为将每个命令发送给所述ADC达N+1次，使得针对每个命令序列，每个命令的所述信道号所指示的所述输入信道处的所述模拟输入信号被转换为数字数据达N+1次。


8.根据权利要求1所述的模数转换系统，其中所述命令序列中的每个命令进一步包括指示预定延迟时段的控制位，其中所述数字接口电路被配置为：
通过在每个命令之前插入所述预定延迟时段来修改所述命令序列；
将修改后的所述命令序列发送给所述ADC，使得每个命令的所述信道号所指示的所述输入信道处的所述模拟输入信号的转换被延迟所述预定延迟时段。


9.根据权利要求1所述的模数转换系统，其中所述数字接口电路被配置为耦合在所述ADC与所述处理器的第一直接存储器访问(DMA)控制器之间。


10.根据权利要求9所述的模数转换系统，其中所述数字接口电路进一步包括耦合在所述第一DMA控制器和所述命令FIFO缓冲区之间的第一数目的DMA命令寄存器，其中所述数字接口电路被配置为：
确定所述命令FIFO缓冲区...

【专利技术属性】
技术研发人员：N·P·特里维迪，S·阿塔尔，R·南德林格，
申请(专利权)人：意法半导体应用有限公司，意法半导体国际有限公司，
类型：发明
国别省市：德国;DE