处理系统、相关集成电路、设备和方法技术方案

本公开的各实施例涉及处理系统、相关集成电路、设备和方法。一种硬件配置电路对经编码的生命周期数据进行读取和解码，并且将经解码的生命周期数据提供给硬件电路。复位电路监测经由复位端子接收的外部复位信号，并且响应于确定外部复位信号而具有第一逻辑电平，执行复位、配置和等待阶段。复位电路等待直至外部复位信号具有第二逻辑电平。通信接口在等待阶段期间被激活，并且被配置为接收请求。当请求包括给定参考密码并且复位电路处于等待阶段时，硬件验证电路生成生命周期提前请求信号。当生命周期提前请求信号被设置时，写入电路写入被存储在非易失性存储器中的经编码的生命周期数据的位，从而使生命周期提前到给定预定生命周期阶段。周期阶段。周期阶段。

【技术实现步骤摘要】
处理系统、相关集成电路、设备和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年3月26日提交的意大利专利申请号102021000007475的优先权，该申请的全部内容通过引用并入本文。


[0003]本公开总体涉及故障分析，并且在特定实施例中，涉及对微控制器的故障分析。

技术介绍

[0004]图1示出了具有处理系统10的典型电子系统，诸如车辆的电子系统。处理系统10可以是嵌入式系统或集成电路(例如，现场可编程门阵列(FPGA)、数字信号处理器(DSP))或微控制器(例如，专用于汽车市场)。
[0005]在图1中，三个处理系统101、102和103被示为通过合适的通信系统20连接。通信系统可以包括车辆控制总线，诸如控制器局域网(CAN)总线，并且可能包括经由网关被连接到车辆控制总线的多媒体总线，诸如面向媒体的系统传输(MOST)总线。
[0006]通常，处理系统10位于车辆的不同位置，并且可以包括例如发动机控制单元、变速器控制单元(TCU)、防抱死制动系统(ABS)、车身控制模块(BCM)、导航或多媒体音频系统。因而，一个或多个处理系统10还可以实现实时控制和调节功能。这些处理系统通常被标识为电子控制单元。
[0007]图2示出了可以用作图1的处理系统10中的任一处理系统的诸如微控制器之类的数字处理系统10的电路图。
[0008]在所考虑的示例中，处理系统10包括微处理器102，通常是中央处理器(CPU)，该微处理器经由软件指令进行编程。通常，由微处理器102执行的软件被存储在诸如闪存或EEPROM之类的非易失性程序存储器104中。因此，存储器104被配置为存储处理器102的固件。固件包括要由微处理器102执行的软件指令。通常，非易失性存储器104还可以用于存储其他数据，诸如配置数据(例如，校准数据)。
[0009]微处理器102通常还具有关联的易失性存储器104b，诸如随机存取存储器(RAM)。例如，存储器104b可以用于存储临时数据。
[0010]如图2所示，通常，与存储器104或存储器104b的通信经由一个或多个存储器控制器100执行。存储器控制器100可以被集成到微处理器102中或经由诸如处理系统10的系统总线之类的通信信道被连接到微处理器102。同样，存储器104或存储器104b可以与微处理器102被集成在单个集成电路中，或者存储器104或存储器104b可以采用单独的集成电路的形式，并且(例如，经由印刷电路板的迹线)被连接到微处理器102。
[0011]在所考虑的示例中，微处理器102可能已经关联了一个或多个(硬件)资源/外围设备106，该一个或多个(硬件)资源/外围设备106选自经由通信系统20的一个或多个通信接口IF(例如，用于交换数据)的组，诸如通用异步接收器/发送器(UART)、串行外围接口总线(SPI)、内部集成电路(I2C)、控制器局域网(CAN)总线、或以太网接口、或调试接口；一个或
多个模数转换器AD或数模转换器DA；一个或多个专用数字部件DC，诸如硬件计时器或计数器，或暗码协处理器；一个或多个模拟部件AC，诸如比较器、传感器，诸如温度传感器等；或一个或多个混合信号部件MSC，诸如PWM(脉冲宽度调制)驱动器。
[0012]通常，专用数字部件DC也可以对应于被集成到处理系统10中的FPGA。例如，在这种情况下，存储器104还可以包括用于这种FPGA的编程数据。
[0013]因而，数字处理系统10可以支持不同的功能。例如，微处理器102的行为由被存储在存储器104中的固件(例如，要由微控制器10的微处理器102执行的软件指令)确定。因此，通过安装不同的固件，可以将相同的硬件(微控制器)用于不同的应用。
[0014]在这方面，这种处理系统10(例如，适用于汽车应用的微控制器)的未来几代预计表现出复杂性的增加，这主要是由于所请求的功能(新协议、新功能等)的数目增加和执行条件的严格约束(例如，更低功耗、更高计算能力和速度等)。
[0015]例如，最近，已经提出了更为复杂的多核心处理系统10。例如，这样的多核心处理系统可以用于(并行)执行图1所示的处理系统10中的若干处理系统10，诸如车辆的若干处理系统。
[0016]图3示出了多核心处理系统10的示例。具体地，在所考虑的示例中，处理系统10包括被连接到(片上)通信系统114的多个(n个)处理核心1021
…
102n。
[0017]例如，在实时控制系统的背景下，处理核心1021
…
102n可以是ARM核心。通常，通信系统114可以包括一个或多个总线系统(例如，基于高级可扩展接口(AXI)总线架构或片上网络(NoC))。
[0018]例如，如处理核心1021的示例所示，每个处理核心102可以包括微处理器1020和被配置为管理微处理器1020与通信系统114之间的通信的通信接口1022。通常，接口1022是主接口，被配置为将给定(读取或写入)请求从微处理器1020转发到通信系统114，并且将可选响应从通信系统114转发到微处理器1020。然而，通信接口1022还可以包括从接口。例如，这样，第一微处理器1020可以(经由第一微处理器的通信接口1022、通信系统114和第二微处理器的通信接口1022)向第二微处理器1020发送请求。
[0019]通常，每个处理核心1021
…
102n还可以包括其他本地资源，诸如一个或多个本地存储器1026，通常被标识为紧密耦合存储器(TCM)。
[0020]如之前所提及的，通常，处理核心1021
…
102n被布置为与非易失性存储器104或易失性存储器104b交换数据。在多核心处理系统10中，这些存储器通常是系统存储器(即，为处理核心1021
…
102n所共享)。然而，如之前所提及的，每个处理核心1021
…
102n可以包括一个或多个附加本地存储器1026。
[0021]例如，如图3所示，处理系统10可以包括一个或多个存储器控制器100，该一个或多个存储器控制器100被配置为将至少一个非易失性存储器104和至少一个易失性存储器104b连接到通信系统114。如之前所提及的，存储器104或存储器104b中的一个或多个存储器可以被集成到处理系统10的集成电路中或外部被连接到集成电路。
[0022]例如，处理系统10可以包括第一易失性存储器104b，该第一易失性存储器104b被集成到处理系统10的集成电路中，并且经由第一存储器控制器100被连接到通信系统114；以及第二易失性存储器104b，该第二易失性存储器104b关于处理系统10的集成电路位于外部并且经由第二存储器控制器100被连接到通信系统114。
[0023]如之前所提及的，处理系统10可以包括一个或多个资源106，诸如一个或多个通信接口或协处理器(例如，暗码协处理器)。资源106通常经由相应通信接口1062本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理系统，包括：微处理器，被配置为执行软件指令；硬件电路，被配置为根据经解码的生命周期数据改变操作；复位电路，被配置为响应于确定经由复位端子接收的外部复位信号具有第一逻辑电平，使所述复位电路：在复位阶段期间生成所述处理系统的第一复位，在配置阶段期间激活硬件配置电路，其中所述硬件配置电路读取被存储在非易失性存储器中的经编码的生命周期数据，对经编码的所述生命周期数据进行解码，并且将经解码的所述生命周期数据提供给所述硬件电路，以及响应于确定所述外部复位信号在等待阶段期间具有第二逻辑电平而启动所述微处理器；通信接口，在所述等待阶段期间被激活，并且被配置为接收请求；以及硬件验证电路，被配置为响应于确定所述请求包括参考密码并且所述复位电路处于所述等待阶段，而生成生命周期提前请求信号，所述生命周期提前请求信号指示以下请求：使所述生命周期阶段提前到由经编码的所述生命周期数据指示的给定预定生命周期阶段。2.根据权利要求1所述的处理系统，其中所述非易失性存储器包括写入电路，所述写入电路被配置为：响应于确定所述生命周期提前请求信号被设置，写入被存储在所述非易失性存储器中的经编码的所述生命周期数据的一个或多个位，所述写入使所述生命周期阶段提前到所述给定预定生命周期阶段。3.根据权利要求2所述的处理系统，还包括测试模式端子，所述测试模式端子被配置为接收外部测试模式信号，并且其中所述硬件验证电路被配置为：仅当所述外部测试模式信号具有给定逻辑电平时，才生成所述生命周期提前请求信号。4.根据权利要求2所述的处理系统，还包括至少三个寄存器，其中所述生命周期提前请求信号被存储在所述至少三个寄存器中。5.根据权利要求4所述的处理系统，其中所述写入电路利用状态机来实现，所述状态机被配置为：读取所述至少三个寄存器的内容；以及响应于确定大部分位被设置，写入被存储在所述非易失性存储器中的经编码的所述生命周期数据的所述一个或多个位。6.根据权利要求5所述的处理系统，其中所述状态机是硬件状态机或第二微处理器中的一种，其中所述至少三个寄存器利用所述第二微处理器的寄存器接口来实现，并且其中所述第二微处理器被配置为经由所述第二微处理器执行的软件指令来读取所述至少三个寄存器的内容并且确定所述至少三个寄存器的所述大部分位的逻辑电平。7.根据权利要求5所述的处理系统，其中所述复位电路被配置为监测内部复位信号，并且响应于确定所述内部复位信号被设置，生成所述处理系统的第二复位，其中所述至少三个寄存器被配置为响应于所述第一复位而被复位，并且响应于所述第二复位而维持由所述至少三个寄存器存储的值，并且其中所述内部复位信号对应于所述生命周期提前请求信号。8.根据权利要求7所述的处理系统，其中所述状态机被配置为响应于由所述复位电路
生成的所述第一复位和所述第二复位而被激活，并且其中所述状态机被配置为响应于被激活而读取所述至少三个寄存器的内容。9.根据权利要求1所述的处理系统，还包括多个配置数据客户端，每个配置数据客户端具有用于存储配置数据的寄存器，其中所述非易失性存储器被配置为存储所述配置数据，并且其中所述硬件配置电路被配置为在所述配置阶段期间从所述非易失性存储器读取所述配置数据，并且将所述配置数据传输到所述多个配置数据客户端。10.根据权利要求9所述的处理系统，其中所述硬件验证电路被配置为从配置数据客户端接收启用标志，并且其中所述硬件验证电路被配置为仅当所述启用...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：意法半导体应用有限公司，
类型：发明
国别省市：