处理系统、相关的集成电路、设备和方法技术方案

在一个实施例中，处理系统包括经由软件指令可编程的微处理器、被配置为耦合到存储器的存储器控制器、将微处理器耦合到存储器控制器的通信系统、密码协处理器和第一通信接口。该处理系统还包括第一和第二可配置DMA通道。在第一配置中，第一DMA通道被配置为将数据从存储器传输到密码协处理器，并且第二DMA通道被配置为经由两个循环将经加密的数据从密码协处理器传输到第一通信接口。在第二配置中，第二DMA通道被配置为经由两个循环将接收到的数据从第一通信接口传输到密码协处理器，并且第一DMA通道被配置为将经解密的数据从密码协处理器传输到密码协处理器。理器传输到密码协处理器。理器传输到密码协处理器。

【技术实现步骤摘要】
处理系统、相关的集成电路、设备和方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年5月26日提交的题为“Processing System,Related Integrated Circuit,Device and Method”的意大利专利申请号102021000013727的优先权，该意大利专利申请通过引用被并入本文。


[0003]本公开总体涉及电子系统和方法，并且在具体实施例中，涉及处理系统、相关集成电路、设备和方法。

技术介绍

[0004]图1示出了典型的电子系统，诸如车辆的电子系统，包括多个处理系统10，诸如嵌入式系统或集成电路，例如现场可编程门阵列(FPGA)、数字信号处理器(DSP)或微控制器(例如，专用于汽车市场)。
[0005]例如，在图1中示出了三个处理系统101、102和103，它们通过合适的通信系统20来连接。例如，通信系统可以包括车辆控制总线(诸如控制器局域网(CAN)总线)以及经由网关被连接到车辆控制总线的可能的多媒体总线(诸如面向媒体的系统发送(MOST)总线)。通常，处理系统10位于车辆的不同位置并且可以包括例如发动机控制单元、变速箱控制单元(TCU)、防抱死制动系统(ABS)、车身控制模块(BCM)、和/或导航和/或多媒体音频系统。因此，处理系统10中的一个或多个处理系统也可以实现实时控制和调节功能。这些处理系统通常被标识为电子控制单元。
[0006]图2示出了可以用作图1的任何处理系统10的示例性数字处理系统10(诸如微控制器)的框图。
[0007]在所考虑的示例中，处理系统10包括经由软件指令而编程的微处理器102(通常是中央处理单元(CPU))。通常，由微处理器102执行的软件被存储在非易失性程序存储器104(诸如闪存或EPROM)中。因此，存储器104被配置为存储处理单元102的固件，其中该固件包括将由微处理器102执行的软件指令。一般来说，非易失性存储器104还可以用于存储其它数据，诸如配置数据，例如校准数据。
[0008]微处理器102通常还关联了易失性存储器104b，诸如随机存取存储器(RAM)。例如，存储器104b可以用于存储临时数据。
[0009]如图2所示，通常经由一个或多个存储器控制器100来执行与存储器104和/或104b的通信。(多个)存储器控制器100可以被集成在微处理器102中或经由通信信道(诸如，处理系统10的系统总线)被连接到微处理器102。类似地，存储器104和/或104b可以与微处理器102被集成在单个集成电路中，或者存储器104和/或104b可以采用单独的集成电路的形式并且例如经由印刷电路板的迹线被连接到微处理器102。
[0010]在所考虑的示例中，微处理器102可以关联了从包括以下项的组合中选择的一个或多个(硬件)资源/外围设备106：
[0011]一个或多个通信接口IF，例如用于经由通信系统20交换数据，诸如通用异步接收器/发送器(UART)，串行外围接口总线(SPI)，内部集成电路(I2C)，控制器局域网(CAN)总线，和/或以太网接口，和/或调试接口；和/或
[0012]一个或多个模数转换器AD和/或数模转换器DA；和/或
[0013]一个或多个专用数字组件DC，诸如硬件定时器和/或计数器，或密码协处理器；和/或
[0014]一个或多个模拟组件AC，诸如比较器，传感器，诸如温度传感器等；和/或
[0015]一个或多个混合信号分量MSC，诸如PWM(脉宽调制)驱动器。
[0016]通常，专用数字组件DC也可以与被集成在处理系统10中的FPGA相对应。例如，在这种情况下，存储器104还可以包括用于这种FPGA的程序数据。
[0017]因此，数字处理系统10可以支持不同的功能性。例如，微处理器102的行为由被存储在存储器104中的固件(例如由微控制器10的微处理器102执行的软件指令)确定。因此，通过安装不同的固件，相同的硬件(微控制器)可以用于不同的应用。
[0018]在这方面，预期未来一代的这种处理系统10(例如，适于在汽车应用中使用的微控制器)表现出复杂性的增加，这主要是由于所请求的功能性(新协议，新特征等)的数目的增加以及执行条件的严格约束(例如，较低的功耗，增加的计算能力和速度等)。
[0019]例如，最近提出了更复杂的多核处理系统10。例如，这样的多核处理系统可以用于(并行地)执行图1所示的处理系统10中的若干，诸如车辆的若干处理系统。
[0020]图3示出了多核处理系统10的示例。具体地，在所考虑的示例中，处理系统10包括被连接到(片上)通信系统114的n个处理核心1021至102
n
。例如，在实时控制系统的上下文中，处理核心1021至102
n
可以是ARM
‑
R52核心。通常，通信系统114可以包括例如基于高级可扩展接口(AXI)总线架构和/或片上网络(NoC)的一个或多个总线系统。
[0021]例如，如处理核心1021的示例所示，每个处理核心102可以包括微处理器1020和通信接口1022，该通信接口1022被配置为管理微处理器1020与通信系统114之间的通信。通常，接口1022是主接口，被配置为：将给定(读取或写入)请求从微处理器1020转发到通信系统114，并且将可选响应从通信系统114转发到微处理器1020。然而，处理核心102还可以包括从接口1024。例如，以这种方式，第一微处理器1020可以(经由第一微处理器的通信接口1022、通信系统114和第二微处理器的通信接口1024)向第二微处理器1020发送请求。
[0022]通常，每个处理核心1021至102
n
还可以包括另外的本地资源，诸如一个或多个本地存储器1026，通常被标识为紧耦合存储器(Tightly Coupled Memory，TCM)。
[0023]如前所述，典型地，处理核心1021至102
n
被布置为与非易失性存储器104和/或易失性存储器104b交换数据。在多核处理系统10中，这些存储器通常是例如为处理核心1021至102
n
共享的系统存储器。然而，如上所述，每个处理核心1021至102
n
可以包括一个或多个附加的本地存储器1026。
[0024]例如，如图3所示，处理系统10可以包括一个或多个存储器控制器100，该一个或多个存储器控制器100被配置为将至少一个非易失性存储器104和至少一个易失性存储器104b连接到通信系统114。如前所述，存储器104和/或104b中的一个或多个可以被集成在处理系统10的集成电路中或被外部连接到集成电路。例如，处理系统10可以包括：
[0025]第一易失性存储器104b，被集成在处理系统10的集成电路中，并且经由第一存储
器控制器100被连接到通信系统114，以及
[0026]第二易失性存储器10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理系统，包括：微处理器，能够经由软件指令编程；存储器控制器，被配置为耦合到存储器；通信系统，将所述微处理器耦合到所述存储器控制器；密码协处理器，包括：多个输入数据寄存器，被配置为存储具有多个字节的第一数据块，其中所述输入数据寄存器的数目对应于寄存器的第一数目，多个输出数据寄存器，被配置为存储第一经处理的数据块，其中所述输出数据寄存器的数目对应于寄存器的所述第一数目，第一控制寄存器，能够由所述微处理器编程，并且被配置为存储第一配置数据，密码处理电路，被配置为：根据被存储到所述第一控制寄存器的所述第一配置数据，处理被存储到所述输入数据寄存器的数据，并且将相应的经处理的数据存储到所述输出数据寄存器，其中所述密码处理电路被配置为：当所述经处理的数据已被存储到所述输出数据寄存器时，生成第一控制信号，第一DMA接口电路，被配置为生成第一请求信号，所述第一请求信号通过以下操作来请求将新的第一数据块传输到所述输入数据寄存器：根据被存储到所述第一控制寄存器的所述第一配置数据并且响应于同步信号，断言所述第一请求信号，以及响应于第一确认信号，取消断言所述第一请求信号，第二DMA接口电路，被配置为生成第二请求信号，所述第二请求信号通过以下操作来请求从所述输出数据寄存器传输第一经处理的数据块：根据所述第一控制信号，断言所述第二请求信号，以及响应于第二确认信号，取消断言所述第二请求信号，其中所述第二DMA接口电路被配置为：响应于所述第二确认信号，断言所述同步信号；第一通信接口，包括：多个发送数据寄存器，被配置为存储具有多个字节的第二数据块，其中所述发送数据寄存器的数目对应于寄存器的第二数目，第二控制寄存器，能够由所述微处理器编程，并且被配置为存储第二配置数据，硬件通信接口，被配置为：根据被存储到所述第二控制寄存器的所述第二配置数据，发送被存储到所述发送数据寄存器的数据，其中所述硬件通信接口被配置为：当被存储到所述发送数据寄存器的数据已被发送时，生成第二控制信号，以及第三DMA接口电路，被配置为生成第三请求信号，所述第三请求信号通过以下操作来请求将新的第二数据块传输到所述发送数据寄存器：根据被存储到所述第二控制寄存器的所述第二配置数据并且响应于所述第二控制信号，断言所述第三请求信号，以及响应于第三确认信号，取消断言所述第三请求信号；第一DMA信道，被配置为：响应于所述第一请求信号，向所述存储器控制器发送请求以将新的第一数据块从所述存储器传输到所述输入数据寄存器，以及
一旦已将所述新的第一数据块从所述存储器传输到所述输入数据寄存器，就断言所述第一确认信号；第二DMA信道，被配置为：接收初始源地址和初始目标地址，其中所述初始源地址对应于与所述输出数据寄存器中的第一寄存器相关联的地址，并且所述初始目标地址对应于与所述发送数据寄存器中的第一寄存器相关联的地址，将源地址设置为所述初始源地址，并且将目标地址设置为所述初始目标地址，响应于DMA请求信号，执行从所述源地址到所述目标地址的给定数目的数据传输操作，其中数据传输操作的所述给定数目对应于寄存器的所述第一数目，并且其中所述源地址和所述目标地址增加以用于每个数据传输操作，一旦所述给定数目的数据传输操作已被执行，断言所述第二确认信号，并且将所述源地址重置为所述初始源地址，以及断言所述第三确认信号，并且将所述目标地址重置为所述初始目标地址；以及请求控制电路，被配置为：响应于确定所述第二请求信号和所述第三请求信号被断言，断言所述DMA请求信号，以及响应于确定所述第二请求信号或所述第三请求信号被取消断言，取消断言所述DMA请求信号。2.根据权利要求1所述的处理系统，其中所述第一数据块包括16个字节，并且其中所述第二数据块包括32个字节。3.根据权利要求1所述的处理系统，其中所述第一通信接口是串行处理器间接口(SIPI)。4.根据权利要求1所述的处理系统，其中寄存器的所述第二数目对应于寄存器的所述第一数目的双倍。5.根据权利要求1所述的处理系统，其中所述第二DMA信道被配置为执行以下步骤：执行从所述源地址到所述目标地址的所述给定数目的数据传输操作，以及在将所述源地址设置为所述初始源地址并将目标地址设置为所述初始目标地址两次之后，一旦所述给定数目的数据传输操作已被执行，就断言所述第一确认信号并且将所述目标地址重置为所述初始目标地址。6.根据权利要求1所述的处理系统，包括另外的DMA信道，所述另外的DMA信道被配置为：一旦新的第一块已被存储到所述输入数据寄存器，就将命令从固定源地址传输到与所述第一控制寄存器相关联的地址。7.根据权利要求1所述的处理系统，其中所述密码处理电路是高级加密标准(AES)处理电路。8.根据权利要求1所述的处理系统，其中所述第一DMA信道和所述第二DMA信道利用可编程通用DMA控制器来实现，所述可编程通用DMA控制器被配置为通过以下操作来传输数据：向所述相应的源地址发送读取请求并且向所述相应的目标地址发送写入请求，所述写入请求包括响应于所述读取请求而接收到的数据。9.根据权利要求1所述的处理系统，其中所述处理系统被集成在集成电路中。
10.根据权利要求1所述的处理系统，其中所述处理系统在包括多个处理系统的设备中实现，所述多个处理系统经由另外的通信系统来耦合。11.根据权利要求10所述的处理系统，其中所述设备是车辆。12.一种处理系统，包括：微处理器，能够经由软件指令来编程；存储器控制器，被配置为耦合到存储器；通信系统，将所述微处理器耦合到所述存储器控制器；密码协处理器，包括：多个输入数据寄存器，被配置为存储具有多个字节的第一数据块，其中所述输入数据寄存器的数目对应于寄存器的第一数目，多个输出数据寄存器，被配置为存储第一经处理的数据块，其中所述输出数据寄存器的数目对应于寄存器的所述第一数目，第一控制寄存器，能够由所述微处理器编程，并且被配置为存储第一配置数据，密码处理电路，被配置为：根据被存储到所述第一控制寄存器的所述第一配置数据，处理被存储到所述输入数据寄存器的数据，并且将相应的经处理的数据存储到所述输出数据寄存器，其中所述密码处理电路被配置为：当所述经处理的数据已被存储到所述输出数据寄存器时，生成第一控制信号，第一DMA接口电路，被配置为生成第一请求信号，所述第一请求信号通过以下操作来请求将新的第一数据块传输到所述输入数据寄存器：根据被存储到所述第一控制寄存器的所述第一配置数据并且响应于同步信号，断言所述第一请求信号，以及响应于第一确认信号，取消断言所述第一请求信号，第二DMA接口电路，被配置为生成第二请求信号，所述第二请求信号通过以下操作来请求从所述输出数据寄存器传输第一经处理的数据块：根据所述第一控制信号，断言所述第二请求信号，以及响应于第二确认信号，取消断言所述第二请求信号，其中所述第二DMA接口电路被配置为：响应于所述第二确认信号，断言所述同步信号；第一通信接口，关联了具有多个槽的存储元件，所述槽被配置为存储具有多个字节的第二数据块，其中所述槽的数目对应于第二数目，所述第一通信接口包括：硬件通信接口，被配置为：接收数据，并且将接收到的所述数据存储到所述存储元件的所述槽，其中所述硬件通信接口被配置为：当所述硬件通信接口已将多个字节存储到所述存储元件的所述槽时，生成第二控制信号，以及第三DMA接口电路，被配置为生成第三请求信号，所述第三请求信号通过以下操作来请求从所述存储元件的所述槽传输第二数据块：响应于所述第二控制信号，断言所述第三请求信号，以及响应于第三确认信号，取消断言所述第三请求信号；第一DMA信道，被配置为：响应于所述第二请求信号，向所述存储器控制器发送请求以将第一数据块从所述输出数据寄存器传输到所述存储器，以及
一旦已将所述第一数据块从所述输出数据寄存器传输到所述存储器，就断言所述第二确认信号；第二DMA信道，被配置...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：意法半导体应用有限公司，
类型：发明
国别省市：