一种PHY数据传输系统技术方案

本发明专利技术公开了一种PHY数据传输系统，其中，PHY数据传输装置包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM和上位机；所述数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，所述数据接收转发模块还具有一DDR数据发送器，且所述PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中；所述协议处理模块包括：DDR接收器、RAM、FIFO和DMA；其中，DDR为双倍数据速率；RAM为存储器；FIFO为先进先出阵列；DMA为内存访问模块。本发明专利技术传输速率可以达到800Mbps，传输速率是目前通过ARM传输到上位机的传输速率的2倍，大大提高了传输效率。大大提高了传输效率。大大提高了传输效率。

【技术实现步骤摘要】
一种PHY数据传输系统


[0001]本专利技术涉及一种数据传输
，具体为一种PHY数据传输系统。

技术介绍

[0002]PHY中文可称之为端口物理层，是一个对OSI模型物理层的共同简称，PHY数据传输最关键的两个因素是传输速度和传输的安全性，例如，参考图1，申请号201610710456.6，专利技术名称为一种基于M
‑
PHY接口实现的数据传输加密装置的专利技术专利，通过主控制器、Flash模块、加解密算法模块和USB
‑
KEY模块组成加解密模块，且PC主机将要写入的数据经过加解密模块实现加密后写入UFS主控端UFSHOST连接的UFS设备；加解密模块实现将UFS设备上的加密数据进行解密后传输给PC主机，能够提高M
‑
PHY数据传输的安全性；
[0003]目前PHY数据传输在传输速度上还存在着一定缺陷，现有的PHY数据传输接口通过ARM传输到上位机的传输速率只能达到400Mbps，这样的传输速率已经不能满足现阶段人们的需求，基于现状，急需对现有技术进行改革。

技术实现思路

[0004]本专利技术的目的在于提供一种PHY数据传输系统，以解决上述
技术介绍
中提出的问题。
[0005]一方面，本专利技术提供如下技术方案一种PHY数据传输装置，包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM(处理器)和上位机；
[0006]所述数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，且所述数据接收转发模块还具有一DDR数据发送器，所述PHY数据接收器用于接收外部设备发送的数据，且PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中的DDR接收器中；
[0007]所述数据接收转发模块与协议处理模块采用并口通信方式，所述数据接收转发模块输出端包括：用于接收信号的ready信号线、用于判断信号是否有效的valid信号线、用于发送数据的data信号线和用于控制上升沿和下降沿的clk时钟信号线；所述ready信号线为高电平有效，当所述ready信号线为高电平时，协议处理模块的DDR接收器准备好接收数据，且只有在ready信号线为高电平的前提下，所述valid信号线为高电平时，DDR数据发送器发送到DDR接收器的数据才有效。
[0008]所述协议处理模块包括：DDR接收器、RAM(存储器)、FIFO(先进先出阵列)和DMA(内存访问模块)；
[0009]所述DDR仲裁控制器与协议处理模块中的DMA采用AXI协议通信，DDR仲裁控制器与RAM采用SPI协议通信；
[0010]在协议处理模块中，所述DDR接收器与FIFO通过信号线fifo_we连接，且所述DDR接收器与RAM之间通过信号线ram_we连接；所述FIFO采用8bits输入32bits输出，且所述FIFO与DMA之间采用AXIS协议通信；
[0011]所述FIFO与RAM通过信号线fifo_we和信号线ram_we同步接收DDR数据接收器传输的数据，但是，FIFO与RAM的传输数据不同之处在于：FIFO接收数据后不断的累加并写入到DMA中，而RAM接收数据后以设定的字节数为周期进行更新；
[0012]所述DMA和RAM均通过SPI协议与ARM通信，且DMA中具有DMA长度寄存器：DMA_LENGTH_REG、DMA_LENGTH_REG_d1和DMA_LENGTH_REG_d2；且RAM中具有RAM长度寄存器RAM_LENGTH_REG；
[0013]ARM定时通过SPI协议一方面查询DMA的长度寄存器，将设定的字节数的整数倍的数据通过DMA传输到ARM的内存中；ARM定时通过SPI协议另一方面查询RAM的长度寄存器，将不足设定的字节数的数据通过RAM传输到ARM的内存中。
[0014]另一方面，本专利技术还提供如下技术方案一种PHY数据传输方法，具体步骤包括：
[0015]步骤S1:数据接收转发模块将接收的外部数据通过采用并口通信方式传输到协议处理模块的DDR接收器；
[0016]步骤S2：DDR接收器分别通过信号线fifo_we和信号线ram_we将数据同步传输到FIFO和RAM中，且所述FIFO接收数据后不断的累加，且RAM接收数据后以设定的字节数为周期进行更新，且RAM存储的字节数达到设定的字节数时，更新为0字节；
[0017]步骤S3：ARM定时通过SPI协议查询DMA的长度寄存器，将步骤S2中所述设定的字节数的整数倍的数据，通过DMA传输到ARM的内存中；
[0018]步骤S4:ARM定时通过SPI协议查询RAM的长度寄存器，将小于步骤S2中所述设定的字节数的数据，通过RAM传输到ARM的内存中。
附图说明
[0019]图1为现有技术一种基于M
‑
PHY接口实现的数据传输加密装置的结构示意图；
[0020]图2为本专利技术PHY数据传输方法示意图；
[0021]图3为本专利技术PHY数据传输装置结构示意图。
具体实施方式
[0022]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0023]参考图3，一方面，本专利技术提供如下技术方案一种PHY数据传输装置，包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM(处理器)和上位机；
[0024]在实施例中，数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，且数据接收转发模块还具有一DDR(双倍数据速率)数据发送器，PHY数据接收器用于接收外部设备发送的数据，且PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中的DDR接收器中；
[0025]在实施例中，数据接收转发模块与协议处理模块采用并口通信方式，数据接收转发模块输出端包括：用于接收信号的ready信号线、用于判断信号是否有效的valid信号线、用于发送数据的data信号线和用于控制上升沿和下降沿的clk时钟信号线；所述ready信号
线为高电平有效，当所述ready信号线为高电平时，协议处理模块的DDR接收器准备好接收数据，且只有在ready信号线为高电平的前提下，所述valid信号线为高电平时，DDR数据发送器发送到DDR接收器的数据才有效，相应的，在ready信号线为低电平时，无论valid信号线为高电平或者低电平，DDR数据发送器发送到DDR接收器的数据均无效；clk时钟信号线在上升沿和下降沿都有效，由于PHY数据接收器发送8个字节给DDR数据发送器，data信号线在上升沿和下降沿时分别发送4个字节到DDR接收器，有效的节省了数据接收转发模块与协议处理模块之间的总线数量。
[0026]所述协议处理模块包括：DDR接收器、RAM(存储器)、FIFO(先进先出阵列)和DMA(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PHY数据传输装置，其特征在于，包括:数据接收转发模块、协议处理模块、仲裁控制器、ARM和上位机；所述数据接收转发模块具有一耦接外部设备硬件接口的PHY数据接收器，所述PHY数据接收器用于接收外部设备发送的数据；所述数据接收转发模块还具有一DDR数据发送器，且所述PHY数据接收器接收的数据通过DDR数据发送器发送到协议处理模块中；所述数据接收转发模块与协议处理模块采用并口通信方式；所述数据接收转发模块输出端包括：用于接收信号的ready信号线、用于判断信号是否有效的valid信号线、用于发送数据的data信号线和用于控制上升沿和下降沿的clk时钟信号线；所述协议处理模块包括：DDR接收器、RAM、FIFO和DMA；其中，DDR为双倍数据速率；RAM为存储器；FIFO为先进先出阵列；DMA为内存访问模块；所述ready信号线、valid信号线、data信号线和clk时钟信号线均加载到DDR接收器的输入端；所述DDR接收器与FIFO通过信号线fifo_we连接，且所述DDR接收器与RAM之间通过信号线ram_we连接，且所述FIFO与DMA之间采用AXIS协议通信；所述DDR仲裁控制器与协议处理模块中的DMA采用AXI协议通信，且DDR仲裁控制器与RAM采用SPI协议通信；所述DMA和RAM均通过SPI协议与ARM通信，且DMA具有DMA长度寄存器：DMA_LENGTH_REG、DMA_LENGTH_REG_d1和DMA_LENGTH_REG_d2；且RAM具有RAM长度寄存器：RAM_LENGTH_REG。2.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述ready信号线为高电平且所述valid信号线为高电平时，DDR数据发送器发送到DDR接收器的数据有效。3.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述PHY数据接收器发送8个字节给DDR数据发送器，所述data信号线通过在clk时钟信号线上升沿和下降沿时分别发送4个字节到DDR接收器，将数据接收转发模块与协议处理模块之间的总线数量减少一半。4.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述协议处理模块在向ARM内存传输数据之前，所述DDR仲裁控制器对ARM内存先申请访问，当ARM内存空闲时，ARM再通过SPI协议读取DMA和RAM中的数据。5.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述FIFO与RAM通过信号线fifo_we和信号线ram_we同步接收DDR数据接收器传输的数据；且，所述FIFO接收数据后不断的累加并写入到DMA中；且，所述RAM接收数据后以设定的字节数为周期进行更新。6.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述ARM定时通过SPI协议查询DMA的长度寄存器，将设定的字节数的整数倍数据通过DMA传输到ARM的内存中；且，所述ARM定时通过SPI协议查询RAM的长度寄存器，将不足设定的字节数的数据通过RAM传输到ARM的内存中。7.根据权利要求1所述的一种PHY数据传输装置，其特征在于：所述clk时钟信号线的时钟频率为100M，且数据接收转发模块与协议处理模块的数据位宽为4，且clk时钟信号线具
有上升沿和下降沿有效，从而传输速率达到100
×4×
2＝800Mbps。8.一种如权利要求1
‑
7任意一项所述装...

【专利技术属性】
技术研发人员：李明远，郝春华，
申请(专利权)人：青岛汉泰智能科技有限公司，
类型：发明
国别省市：