3D NAND闪速存储器的擦除方法技术

公开了三维(3D)存储器件的擦除方法的实施方式。3D存储器件包括：垂直地堆叠在衬底之上的多个层级，其中，每个层级包括多个存储器单元。擦除方法包括：检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态来准备擦除抑制层级。擦除方法还包括：在阵列公共源极处施加擦除电压，在擦除抑制层级的未选定字线上施加保持‑释放电压，并在目标层级的选定字线上施加低电压。

【技术实现步骤摘要】
【国外来华专利技术】3DNAND闪速存储器的擦除方法
本公开内容通常涉及半导体技术的领域，且更具体地，本公开内容涉及三维(3D)存储器的擦除方法。
技术介绍
当存储器件缩小到较小的裸片尺寸以减小制造成本并增加存储密度时，平面存储器单元的按比例缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以处理在平面存储器单元中的密度和性能限制。在3DNAND闪速存储器中，可以垂直地堆叠很多层存储器单元，以便可以极大地增加每单位面积的存储密度。为了进一步增加存储密度，可以垂直地堆叠多个层级，其中在每个层级中存在很多垂直堆叠的存储器单元。为了在具有多个层级的3DNAND闪速存储器中有效地读、写和擦除，每个层级可作为单独的存储器块被处理，即，每个层级可独立于其它层级被擦除。然而，选定层级的擦除操作可能被串联地连接的邻近层级影响。例如，当擦除顶部层级时，根据存储在其它邻近层级中的数据，用于擦除操作的电荷载体也许不能够迁移到选定层级。因此，选定层级可能由于来自邻近层级的影响而具有擦除失败位。因此，存在对擦除在3DNAND存储器中的选定层级使得在选定层级中的每个本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件的擦除方法，所述三维(3D)存储器件包括：垂直地堆叠在衬底上的多个层级，其中，每个层级包括多个存储器单元，所述擦除方法包括：/n检查擦除抑制层级的所述多个存储器单元的状态；/n根据所述多个存储器单元的所述状态准备所述擦除抑制层级；/n在阵列公共源极或阵列单元阱主体处施加擦除电压；/n在所述擦除抑制层级的未选定字线上施加保持-释放电压；以及/n在目标层级的选定字线上施加低电压，其中，所述低电压小于所述擦除电压。/n

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件的擦除方法，所述三维(3D)存储器件包括：垂直地堆叠在衬底上的多个层级，其中，每个层级包括多个存储器单元，所述擦除方法包括：
检查擦除抑制层级的所述多个存储器单元的状态；
根据所述多个存储器单元的所述状态准备所述擦除抑制层级；
在阵列公共源极或阵列单元阱主体处施加擦除电压；
在所述擦除抑制层级的未选定字线上施加保持-释放电压；以及
在目标层级的选定字线上施加低电压，其中，所述低电压小于所述擦除电压。


2.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当所述擦除抑制层级的所述多个存储器单元处于编程状态中时，在所述擦除抑制层级的所述未选定字线上施加第一准备电压。


3.根据权利要求2所述的擦除方法，其中，施加所述第一准备电压包括：施加在大约0V和大约1V之间的电压。


4.根据权利要求3所述的擦除方法，其中，施加所述第一准备电压包括：施加0V。


5.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当所述擦除抑制层级的所述多个存储器单元处于擦除状态中时，在所述擦除抑制层级的所述未选定字线上施加第二准备电压，其中，所述第二准备电压大于所述第一准备电压。


6.根据权利要求5所述的擦除方法，其中，施加所述第二准备电压包括：施加在大约1V和大约7V之间的电压。


7.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当包括所述未选定字线的第一子集的所述多个存储器单元的第一子集处于编程状态中时，在所述擦除抑制层级的所述未选定字线的所述第一子集上施加第一准备电压；以及
当包括所述未选定字线的第二子集的所述多个存储器单元的第二子集处于擦除状态中时，在所述擦除抑制层级的所述未选定字线的所述第二子集上施加第二准备电压，其中，所述第二准备电压大于所述第一准备电压。


8.根据权利要求7所述的擦除方法，其中，所述多个存储器单元的所述第二子集包括至少两个邻近存储器单元。


9.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当在所述擦除抑制层级中的所述多个存储器单元的第一子集处于编程状态中以及在所述擦除抑制层级中的所述多个存储器单元的第二子集处于擦除状态中时，随机地在所述擦除抑制层级的所述未选定字线上施加第一准备电压和大于所述第一准备电压的第二准备电压。


10.根据权利要求1所述的擦除方法，其中，施加...

【专利技术属性】
技术研发人员：李昌炫，张超，李海波，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42