半导体器件和形成半导体器件的方法技术

半导体器件包括设置在半导体器件的NMOS区域中的第一器件。第一器件包括具有纳米结构沟道的垂直堆叠件的第一全环栅(GAA)器件。半导体器件还包括在半导体器件的PMOS区域中的第二器件。第二器件包括FinFET，该FinFET包括具有鳍宽度的鳍结构。鳍结构与相邻的鳍结构分隔开鳍间距。纳米结构沟道的最大沟道宽度不大于鳍宽度和鳍间距的总和。可选地，第二器件包括与第一GAA器件具有不同数量的纳米结构沟道的第二GAA器件。本发明专利技术的实施例还涉及形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法
本专利技术的实施例涉及半导体器件和形成半导体器件的方法。
技术介绍
半导体集成电路(IC)工业经历了指数型增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都比前一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小还增加了处理和制造IC的复杂性，并且要实现这些进步，需要IC处理和制造中的类似发展。例如，在诸如静态随机存取存储器(SRAM)器件的存储器器件中，可能期望增加NMOS沟道的数量，这可以帮助提高SRAM器件的性能。然而，增加NMOS沟道的数量也可能增加SRAM器件的总面积，这是不期望的。因此，尽管传统存储器器件对于它们预期的目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的一些实施例提供了一种半导体器件，包括：第一器件，设置在所述半导体器件本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一器件，设置在所述半导体器件的NMOS区域中，其中，所述第一器件包括具有纳米结构沟道的垂直堆叠件的第一全环栅(GAA)器件；以及/n第二器件，位于所述半导体器件的PMOS区域中，其中，所述第二器件包括：/nFinFET，包括具有鳍宽度的鳍结构，其中，所述鳍结构与相邻鳍结构分隔开鳍间距，并且其中，所述纳米结构沟道的最大沟道宽度不大于所述鳍宽度和所述鳍间距的总和；或者/n第二全环栅器件，与所述第一全环栅器件具有不同数量的纳米结构沟道。/n

【技术特征摘要】
20190628 US 62/868,377;20200413 US 16/847,1161.一种半导体器件，包括：
第一器件，设置在所述半导体器件的NMOS区域中，其中，所述第一器件包括具有纳米结构沟道的垂直堆叠件的第一全环栅(GAA)器件；以及
第二器件，位于所述半导体器件的PMOS区域中，其中，所述第二器件包括：
FinFET，包括具有鳍宽度的鳍结构，其中，所述鳍结构与相邻鳍结构分隔开鳍间距，并且其中，所述纳米结构沟道的最大沟道宽度不大于所述鳍宽度和所述鳍间距的总和；或者
第二全环栅器件，与所述第一全环栅器件具有不同数量的纳米结构沟道。


2.根据权利要求1所述的半导体器件，其中，所述半导体器件包括静态随机存取存储器(SRAM)器件。


3.根据权利要求2所述的半导体器件，其中：
所述静态随机存取存储器器件包括上拉(PU)晶体管、下拉(PD)晶体管和传输门(PG)晶体管；
所述第一全环栅器件是所述下拉晶体管的一部分或所述传输门晶体管的一部分，但不是所述上拉晶体管的一部分；以及
所述FinFET或所述第二全环栅器件是所述上拉晶体管的一部分，但不是所述下拉晶体管的一部分或所述传输门晶体管的一部分。


4.根据权利要求1所述的半导体器件，其中：
所述第二器件包括所述FinFET；以及
所述最大沟道宽度在所述鳍宽度的约1-15倍之间。


5.根据权利要求1所述的半导体器件，其中：
所述第二器件包括所述FinFET；以及
所述最大沟道宽度在所述鳍宽度和所述鳍间距的总和的约20％-100％内。


6.根据权利要求1所述的半导体器件，其中：
所述第二器...

【专利技术属性】
技术研发人员：翁翊轩，李威养，杨丰诚，陈燕铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71