位于SOI衬底上的具有沟槽改进的电流路径的高压二极管制造技术

本发明专利技术题为“位于SOI衬底上的具有沟槽改进的电流路径的高压二极管”。本发明专利技术公开了一种半导体器件，该半导体器件可包括绝缘体上硅(SOI)衬底和形成于SOI衬底上的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处，并且位于阴极区域与阳极区域之间。

【技术实现步骤摘要】
位于SOI衬底上的具有沟槽改进的电流路径的高压二极管相关申请的交叉引用本申请要求于2019年6月24日提交的美国专利申请号16/450,298的优先权。该申请全文以引用方式并入本文。
本说明书涉及用于绝缘体上硅(SOI)器件的二极管。
技术介绍
二极管的击穿电压(BV)(其中在二极管反向偏置时出现大反向电流流动)是管制二极管的潜在用途的基本二极管特性。例如，可能期望将二极管用作阻塞二极管，或者用于静电放电(ESD)保护。在这些和类似的能力中，可能期望确保在二极管处出现的最大反向电压小于该二极管的击穿电压。在绝缘体上硅(SOI)技术中，体硅覆盖有绝缘体，该绝缘体本身覆盖有另一硅层，在该另一硅层上形成有器件和其他结构。SOI技术具有与电路和器件的小型化相关的多个已知优点。例如，通过居间绝缘体将电路与体硅隔离导致较低的寄生电容、较低的泄漏电流和较高的功率效率。还期望在单个SOI衬底上形成不同类型的电路，以便进一步寻求小型化，增加电路的速度和可靠性，促进电路之间的互连，并且使相关联的制造处理更加高效且划算。例如，可以在单个SOI衬底上包括逻辑电路、模拟电路和功率电路。尽管存在用于在SOI衬底上使此类电路彼此隔离的技术，但功率电路的存在具体地指示需要包括高(击穿)电压二极管。然而，常规技术未提供形成具有足够高BV的二极管以用于SOI衬底上的隔离电路的实际方式。
技术实现思路
根据一个一般方面，一种半导体器件包括绝缘体上硅(SOI)衬底和形成于该SOI衬底上的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括至少一个击穿电压沟槽，该至少一个击穿电压沟槽设置在阴极区域的边缘处，并且位于阴极区域与阳极区域之间。根据另一个一般方面，一种半导体器件可包括衬底和形成于衬底中的二极管，该二极管包括阴极区域和阳极区域。该半导体器件可包括与阴极区域相邻的至少一个沟槽绝缘体，该至少一个沟槽绝缘体限定围绕至少一个沟槽绝缘体的二极管电流路径，该二极管电流路径在阴极区域与阳极区域之间横穿衬底。根据另一个一般方面，一种制作半导体器件的方法可包括形成绝缘体上硅(SOI)衬底，以及在SOI衬底中形成击穿电压沟槽。该方法还可包括在SOI中形成二极管，包括形成二极管的与击穿电压沟槽相邻的阴极区域，其中击穿电压沟槽位于阴极区域与阳极区域之间。一个或多个实施方式的细节在附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。附图说明图1A示出了根据一些示例性具体实施的具有沟槽改进的电流路径的高压二极管的简化横截面。图1B示出了图1A的横截面的更详细的示例性具体实施。图2为图1B的示例性高压二极管的顶视图。图3示出了图1B和图2的高压二极管的结构、击穿电压和电场分布之间的关系。图4示出了图1A的高压二极管的第二示例性具体实施的横截面。图5A示出了高压二极管的另一个示例性具体实施的简化横截面，其中竖直场板用于增加的击穿电压。图5B示出了图5A的简化横截面的更详细的示例性具体实施。图6为图5B和图6的示例性具体实施的顶视图。图7示出了图5B和图6的示例性具体实施的结构、击穿电压和电场分布之间的关系。图8示出了图5B和图6的示例性具体实施的结构、击穿电压和电场分布之间的另外的示例性关系。图9示出了高压二极管的第四示例性具体实施。图10示出了高压二极管的第五示例性具体实施。图11为示出用于形成图4的示例性具体实施的各面的示例性处理操作的流程图。图12为示出图11流程图中第一操作示例的结构。图13为示出图11流程图中第二操作示例的结构。图14为示出图11流程图中第三操作示例的结构。图15为示出图11流程图中第四操作示例的结构。图16为示出图11流程图中第五操作示例的结构。图17为示出图11流程图中第六操作示例的结构。具体实施方式如下文所详述，实施方案包括位于绝缘体上硅(SOI)衬底上的紧凑型高压二极管，该SOI衬底使用阴极相邻沟槽来改进二极管的电流路径，并且在反向电流条件下增加二极管的击穿电压。紧凑型高压二极管可廉价地制造，包括结合形成于SOI衬底上的其他类型沟槽(例如，隔离沟槽)来形成沟槽。因此，可获得可靠的二极管性能。图1A示出了根据一些示例性具体实施的具有沟槽改进的电流路径136的高压二极管100A的简化横截面。图1B示出了图1A的横截面的更详细的示例性具体实施。为了描述清楚起见，将图1A和图1B一致地编号(即，类似的标号指示类似的元件)。在图1A的简化示例中，二极管100a包括形成于绝缘体上硅(SOI)层108中的阴极116和阳极118。如上文所提及，并且可如下文论述的图2的顶视图中所见，可通过隔离沟槽将二极管100a与其他电路隔离，该隔离沟槽被称为深沟槽隔离(DTI)结构126。具体地讲，例如，DTI126可被设计成将二极管100a与还形成于SOI108中的高压功率电路隔离。尽管如此，但是在各种使用场景中，包括非预期短路、静电放电事件和其他故障，二极管100a可能暴露于大反向电压，并且可能需要承受相关联的大击穿电压(BV)。在常规二极管中，反向电流流动由阴极区域中的电场(以及相关联的横向掺杂轮廓)管制，并且具体地讲，由例如位于Nwell阴极区域的边缘处且位于与p型SOI层的PN结处的临界电场管制。因此，可以通过增加常规二极管中阴极区域与阳极区域之间的横向距离或间距来获得BV的边际增加。然而，在图1A中，击穿电压沟槽(BVT)134改进了阴极116的区域中的电场分布以及阴极116与阳极118之间的相关联的反向电流路径136。具体地讲，如图所示，BVT134致使电流路径136至少准竖直，例如，至少部分地在绝缘体的方向上行进，SOI层108形成于该绝缘体上(未示于图1A中；示出为图1B的绝缘体层104)。换句话讲，BVT134被形成至延伸超过阴极116的深度但未达到SOI层108的底部的深度，使得SOI层108的至少一部分可用于沟槽改进的电流路径136在阴极116与阳极118之间流穿其中。因此，可以通过包括BVT134，消除刚提及的常规阴极区域与相邻P型SOI层之间的PN结的横向部分。例如，下文图3的示例示出了具有静电势的电场，该静电势在阴极116的区域中最强，并且沿着BVT134的长度竖直地弱化，这与沟槽改进的电流路径136的所示流动一致。图1A的简化示例示出了具有所示宽度和深度的单个BVT134，但是在各种其他具体实施中，可以改变这些和其他BVT参数。例如，可包括多个BVT，如图5、图7和图9所示。可改变每个BVT的宽度，如图10所示，并且还可改变BVT134的深度。另外，可改变多个BVT之间的间距以及阳极118与最靠近阳极118的BVT134之间的间距。如下文所详述，相对于上文提及的(和类似的)参数作出的适当设计选择使得能够对所得击穿电压进行一定本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n绝缘体上硅SOI衬底；/n形成于所述SOI衬底上的二极管，所述二极管包括阴极区域和阳极区域；和/n至少一个击穿电压沟槽，所述至少一个击穿电压沟槽设置在所述阴极区域的边缘处，并且位于所述阴极区域与所述阳极区域之间。/n

【技术特征摘要】
20190624 US 16/450,2981.一种半导体器件，包括：
绝缘体上硅SOI衬底；
形成于所述SOI衬底上的二极管，所述二极管包括阴极区域和阳极区域；和
至少一个击穿电压沟槽，所述至少一个击穿电压沟槽设置在所述阴极区域的边缘处，并且位于所述阴极区域与所述阳极区域之间。


2.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽与所述阴极区域相邻，并且在所述SOI衬底的绝缘体的方向上延伸超过所述阴极区域。


3.根据权利要求2所述的半导体器件，其中所述至少一个击穿电压沟槽在所述绝缘体的方向上延伸，并且在所述阴极区域与所述阳极区域之间引起穿过所述SOI衬底的电流路径。


4.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽包括至少两个击穿电压沟槽，包括位于所述阴极区域的所述边缘处的第一击穿电压沟槽和位于所述第一击穿电压沟槽与所述阳极区域之间的第二击穿电压沟槽。


5.根据权利要求1所述的半导体器件，其中所述阳极区域包括短接到所述二极管的阳极的相反掺杂类型的区域，所述阳极充当横向双极结型晶体管BJT的基极，所述相反掺杂类型的区域充当横向BJT的集电极。


6.根据权利要求1所述的半导体器件，其中所述至少一个击穿电压沟槽包括其中形成有气隙的绝缘材料。


7.根据权利要求1所述的半导体器件，还包括竖直场板，所述竖直场板...

【专利技术属性】
技术研发人员：J·皮杰卡克，M·阿加姆，J·C·J·杰森斯，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US