半导体测试结构制造技术

本发明专利技术提供一种半导体测试结构，包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。利用所述半导体测试结构，通过测定各个局部区域的测试元件的电气特性，并比较不同局部区域对应的电气特性结果的比较，可以得到实施化学机械研磨工艺时局部区域的图案密度的下限值，进而有助于选择适合的图案密度，优化化学机械研磨工艺的效果。

【技术实现步骤摘要】
半导体测试结构
本专利技术涉及半导体
，尤其涉及一种半导体测试结构。
技术介绍
化学机械研磨（ChemicalMechanicalPolishing，CMP）工艺作为半导体硅片表面平坦化技术得到应用。已知CMP工艺的研磨速度与半导体硅片表面要形成的平坦化表面设计的图案密度有关。例如，为了防止相邻区域之间发生电流泄露且为了确保区域的耐压性，在半导体硅片中制作浅沟槽隔离（STI）结构时，利用CMP工艺使浅沟槽隔离结构的上表面与相邻的有源区的上表面齐平，但是，研究发现，有源区的设计密度不同，研磨速度会有差异。具体而言，对于有源区密度较高而沟槽面积占比较小的区域（称为高密度图案区域），研磨速度较低，而对于有源区密度较低而沟槽面积占比较大的区域（称为低密度图案区域），研磨速度较高，这容易导致研磨过程中出现研磨过度（Dishing）或者研磨不足的情况，进而容易对制作的区域特性产生影响。美国专利（US6,737,721）公开了在采用CMP工艺形成STI结构的上表面的过程中，当在存在大面积绝缘沟槽的低密度图案区域过度研磨时，将会产生凹陷。此类凹陷会导致在晶体管区域的端部形成寄生晶体管。寄生晶体管尤其对于微型晶体管而言，有可能会导致微型晶体管的阈值电压Vth下降。为了解决研磨速度不均的问题，如美国专利（US2012/0256273）公开的那样，一种解决办法是通过在低密度图案区域的沟槽范围内形成与实际的有源区隔离而材料相同的冗余图案（dummypatterns）来提高有源区密度，然后再实施CMP工艺的方式来防止发生过度研磨。对于形成有冗余图案的半导体硅片局部区域的图案密度，可以由该局部区域中冗余图案的区域面积与该局部区域中用于制作功能元件的有源区面积之和除以该局部区域总面积的比值表示。如何设置冗余图案以获得适合的局部区域图案密度是很重要的，若图案密度过高，会降低研磨速度导致研磨不足，若图案密度过低，仍然不能解决寄生晶体管的问题。美国专利（US7,250,644）公开一种确定局部区域图案密度上限值的方法，其中，硅衬底上形成有氮化硅层，硅衬底中的沟槽和氮化硅层上被氧化硅层覆盖，调节冗余图案的设计以获得不同图案密度的局部区域，并实施化学机械研磨，通过测定评估区域残留的氧化硅层的厚度可以确定图案密度的上限值。然而，半导体器件设计中有可能需要在衬底上设置图案密度较低的有源区。例如，晶体管周围有时需要设置由大面积阱区形成的电阻元件如多晶硅电阻元件（polyresistor），这些电阻元件周围的有源区的密度应设置得较低。因此，确定化学机械研磨工艺所适用的（有源区）图案密度下限值为一项重要工作，仍然是目前待解决的课题。
技术实现思路
本专利技术提供一种半导体测试结构，可以用于获得CMP工艺对应的局部区域图案密度下限值，进而有助于优化CMP工艺的效果。本专利技术提供的半导体测试结构包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。可选的，多个所述局部区域的图案密度分布于5%~80%的范围内。此外，相邻两个所述冗余区域的设置间距处于所述局部区域的边长的1/100以上至1/5以下范围内。可选的，每个所述冗余区域的尺寸处于所述设置间距的1/10以上至9/10以下范围内。可选的，在同一所述局部区域内，所述冗余区域在以固定的设置间距间隔设置。可选的，各个所述局部区域通过同一化学机械研磨工艺获得所述沟槽隔离结构的上表面，且多个所述局部区域之间，所述沟槽隔离结构的上表面高度不完全相同。可选的，多个所述局部区域中，所述有效区域的尺寸相同，且所述测试元件在相应的有效区域设置的位置相同且尺寸相同。可选的，所述测试元件为MOSFET，利用所述半导体测试结构测定所述MOSFET的阈值电压和/或饱和漏极电流。可选的，所述MOSFET的栅电极设置为延伸至相应所述有效区域外的所述沟槽隔离结构表面。可选的，所述局部区域的面积设置为100μm×100μm~500μm×500μm。利用所述半导体测试结构，通过测定各个局部区域的测试元件的电气特性，并比较不同局部区域对应的电气特性结果的比较，可以得到实施化学机械研磨工艺时局部区域的图案密度的下限值，进而有助于选择适合的图案密度，优化化学机械研磨工艺的效果。附图说明图1为本专利技术实施方式中的半导体衬底的示意图。图2为本专利技术实施方式中半导体测试结构的局部区域的平面示意图。图3为沿图2中A-A方向的截面示意图。图4为本专利技术实施方式中半导体测试结构的局部区域的平面示意图。图5为沿图4中B-B方向的截面示意图。图6至图15为本专利技术实施方式中半导体测试结构的制造过程的截面图。图16和图17为本专利技术实施方式半导体测试结构的放大截面图。图18为本专利技术一实施方式中在有效区域设置的MOSFET的阈值电压与图案密度关系的例示测定结果。图19为本专利技术一实施例中在有效区域设置的MOSFET的饱和漏极电流与图案密度关系的例示测定结果。附图标记说明：100-半导体衬底；102-半导体测试结构；104-局部区域；20-有效区域；22-冗余区域；30-氧化层；32-氮化层；34-填充层；36-栅绝缘层；38-栅电极；40-扩散层；42-侧壁；44-源极区域；46-漏极区域。具体实施方式以下结合附图和具体的实施例对本专利技术的半导体测试结构作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术的实施例，本专利技术的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本专利技术实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。如图1所示，本专利技术实施方式的半导体衬底100具有半导体测试结构102。半导体测试结构102形成于半导体衬底100的表面上。半导体测试结构102用于探知对半导体衬底100表面实施的CMP工艺对半导体衬底表面的影响，尤其是，所述半导体测试结构102，可用以获得如
技术介绍
所述的形成沟槽隔离结构上表面（即获得有源区范围）的CMP工艺对应的局部区域图案密度的下限值，进而优化化学机械研磨工艺的效果。半导体测试结构102包括多个局部区域104。如图2至图4所示，各局部区域104分别形成有有效区域20和冗余区域22，所述有效区域20设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域22的分布以使得多个所述局部区域104彼此之间图案密度互不相同的方式设置。在此，所述有效区域20和冗余区域22的范围通过沟槽隔离结构限定，所述沟槽隔离结构例如本文档来自技高网...

【技术保护点】
1.一种半导体测试结构，其特征在于，包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。/n

【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。


2.如权利要求1所述的半导体测试结构，其特征在于，多个所述局部区域的图案密度分布于5%~80%的范围内。


3.如权利要求1所述的半导体测试结构，其特征在于，相邻两个所述冗余区域的设置间距处于所述局部区域的边长的1/100以上至1/5以下范围内。


4.如权利要求3所述的半导体测试结构，其特征在于，每个所述冗余区域的尺寸处于所述设置间距的1/10以上至9/10以下范围内。


5.如权利要求3所述的半导体测试结构，其特征在于，在同一所述局部区域内，所述冗余区域在以固定的设置间距间隔设...

【专利技术属性】
技术研发人员：夏目秀隆，田矢真敏，藤井康博，中野纪夫，
申请(专利权)人：晶芯成北京科技有限公司，
类型：发明
国别省市：北京;11