【技术实现步骤摘要】
三维存储器件的源极接触结构及该存储器件的制造方法本申请是申请日为2019年1月18日，名称为“三维存储器件的源极接触结构及该存储器件的制造方法”，申请号为201980000183.8的专利技术专利申请的分案申请。
本公开涉及三维(3D)存储器件及其制造方法。
技术介绍
通过改进工艺技术、电路设计、编程算法、以及制造工艺，平面存储单元被调整至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性和昂贵。结果，对于平面存储单元的存储密度接近上限。3D存储架构能够处理平面存储单元中的密度限制。3D存储架构包含存储阵列和用于控制信号来往于存储阵列的外围器件。
技术实现思路
于此公开了3D存储器件以及制造3D存储器件的制造方法。在一个范例中，一种存储器件包含：存储堆叠体，具有在衬底之上延伸的多个交错的导体层和绝缘层；多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中；以及源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分。...
【技术保护点】
1.一种存储器件，包括：/n存储堆叠体，包括在衬底之上延伸的多个交错的导体层和绝缘层；/n多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中，所述多个沟道结构中的每一个沟道结构包括阻隔层、存储层、隧穿层、半导体层、以及电介质芯；以及/n源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，所述源极接触结构包括多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。/n
【技术特征摘要】 【专利技术属性】
1.一种存储器件，包括：
存储堆叠体，包括在衬底之上延伸的多个交错的导体层和绝缘层；
多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中，所述多个沟道结构中的每一个沟道结构包括阻隔层、存储层、隧穿层、半导体层、以及电介质芯；以及
源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，所述源极接触结构包括多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
2.如权利要求1所述的存储器件，其中，所述多个源极接触部中的每一个包括以下至少之一：铝、钨、钴、或铜。
3.如权利要求2所述的存储器件，其中，所述多个源极接触部中的每一个包括钨。
4.如权利要求1-3中的任一项所述的存储器件，其中，所述源极接触结构还包括所述存储堆叠体的所述第一部分与所述第二部分之间的电介质层，并且所述电介质层使所述多个源极接触部与所述存储堆叠体的所述第一部分和所述第二部分绝缘。
5.如权利要求4所述的存储器件，其中，所述电介质层包括以下至少之一：氧化硅、氮化硅、或氮氧化硅。
6.如权利要求5所述的存储器件，其中，所述电介质层包括氧化硅。
7.如权利要求1-3中的任一项所述的存储器件，其中，所述源极接触结构还包括与所述多个源极接触部和所述衬底接触的源极导体。
8.如权利要求7所述的存储器件，其中，所述衬底包括硅，且所述源极导体包括硅化物层。
9.如权利要求7所述的存储器件，其中，所述多个源极接触部在所述源极导体之上布置成阵列。
10.如权利要求4所述的存储器件，其中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从30％至70％的范围中。
11.如权利要求1-3中的任一项所述的存储器件，其中，两个相邻的源极接触部的中心之间的距离在从250nm至1.4μm的范围中。
12.如权利要求1-3中的任一项所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的直径在从80nm至150nm的范围中。
13.如权利要求12所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的所述直径为120nm。
14.如权利要求7所述的存储器件，还包括在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分，所述掺杂半导体部分经由所述掺杂半导体区域电耦合至所述源极导体。
15.如权利要求1-3中的任一项所述的存储器件，还包括所述多个源极接触部中的每一个源极接触部之上的第一接触部。
16.如权利要求1-3中的任一项所述的存储器件，还包括所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
17.一种存储器件，包括：
存储堆叠体，包括在衬底之上延伸的多个交错的导体层和绝缘层；
多个沟道结构，均垂直延伸穿过所述存储堆叠体到所述衬底中，所述多个沟道结构中的每一个沟道结构包括阻隔层、存储层、隧穿层、半导体层、以及电介质芯；以及
源极接触结构，垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，其中：
所述源极接触结构包括多个源极接触部，所述多个源极接触部在电介质层中且通过所述电介质层彼此绝缘；以及
所述多个源极接触部中的每一个源极接触部电耦合至所述多个沟道结构的公共源极。
18.如权利要求17所述的存储器件，其中，所述多个源极接触部中的每一个包括以下至少之一：铝、钨、钴、或铜。
19.如权利要求18所述的存储器件，其中，所述多个源极接触部中的每一个包括钨。
20.如权利要求17-19中的任一项所述的存储器件，其中，所述电介质层包括以下至少之一：氧化硅、氮化硅、或氮氧化硅。
21.如权利要求20所述的存储器件，其中，所述电介质层包括氧化硅。
22.如权利要求17-19中的任一项所述的存储器件，其中，所述源极接触结构还包括与所述多个源极接触部和所述衬底接触的源极导体。
23.如权利要求17-19中的任一项所述的存储器件，其中，所述衬底包括硅，且所述源极导体包括硅化物层。
24.如权利要求17-19中的任一项所述的存储器件，其中，所述多个源极接触部的总体积与所述源极接触结构的总体积的比率在从30％至70％的范围中。
25.如权利要求17-19中的任一项所述的存储器件，其中，两个相邻的源极接触部的中心之间的距离在从250nm至1.4μm的范围中。
26.如权利要求17-19中的任一项所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的直径在从80nm至150nm的范围中。
27.如权利要求26所述的存储器件，其中，所述多个源极接触部中的每一个源极接触部的所述直径为120nm。
28.如权利要求22所述的存储器件，还包括在所述衬底中的在所述多个沟道结构和所述源极导体之下的掺杂半导体区域和在所述掺杂半导体区域中的在所述多个沟道结构中的每一个沟道结构之下的掺杂半导体部分，所述掺杂半导体部分经由所述掺杂半导体区域电耦合至所述源极导体。
29.如权利要求17-19中的任一项所述的存储器件，还包括：
所述多个源极接触部中的每一个源极接触部之上的第一接触部；以及
所述多个沟道结构中的每一个沟道结构之上的第二接触部和所述第二接触部之上的第三接触部。
30.一种用于形成存储器件的方法，包括：
形成多个沟道结构，所述多个沟道结构均垂直延伸穿过存储堆叠体到衬底中，所述多个沟道结构中的每一个沟道结构包括阻隔层、存储层、隧穿层、半导体层、以及电介质芯；以及
形成源极接触结构，所述源极接触结构垂直延伸穿过所述存储堆叠体并且横向延伸以将所述存储堆叠体分成第一部分和第二部分，其中，形成所述源极接触结构包括形成多个源极接触部，所述多个源极接触部均电耦合至所述多个沟道结构的公共源极。
31.如权利要求30所述的方法，其中，形成所述多个源极接触部包括：
形成缝隙开口，所述缝隙开口垂直延伸穿过所述存储堆叠体并且横向延伸，以将所述存储堆叠体分成所述第一部分和所述第二部分并暴露所述存储堆叠体的所述第一部分与所述第二部分之间的所述衬底；以及
以初始电介质层填充所述缝隙开口；以及
在所述存储堆叠体的所述第一部分与所述第二部分之间的所述初始电介质层中形成所述多个源极接触部。
32.如权利要求31所述的方法，还包括形成与所述多个源极接触部和所述存储堆叠体的所述第一部分与所述第二部分之间的所述缝隙开口的底部处的所述衬底接触的源极导体。
技术研发人员：刘毅华，刘峻，范鲁明，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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