存储器元件及其制作方法技术

一种存储器元件及其制作方法，存储器元件包含多个叠层的多个字线与多个绝缘带交替层叠，这些叠层被多个沟道所分离，这些字线沿一第一方向延伸。多个垂直导体结构位于相邻这些叠层之间的沟道内。多个层存储器材料以及层通道材料位于这些沟道的至少一侧的这些字线的侧壁，这些沟道位于相邻的这些垂直导体结构之间，这些层通道材料欧姆接触于这些垂直导体结构。在这些垂直导体结构的位置，这些字线的侧壁内凹于这些绝缘带之间，以形成这些字线的该侧壁上的多个凹陷，借以分离这些字线与这些垂直导体结构。

Memory element and its making method

【技术实现步骤摘要】
存储器元件及其制作方法
本专利技术属于存储器件
，涉及一种高密度存储器元件及其制作方法，且特别是有关于一种布置多层存储单元的3D立体阵列存储器元件及其制作方法。
技术介绍
当集成电路中常见存储器单元的器件的关键尺寸缩小到技术的极限时，设计者一直在寻找以叠层多个存储器单元平面以实现更大存储容量并且实现更低每位成本的技术。例如，薄膜晶体管技术应用于Lai等人的“多层可叠层薄膜晶体管(TFT)NAND型闪存”，IEEE国际电子器件会议中的电荷捕获存储器技术，2006年12月11日至13日；在Jung等人的“三维叠层NAND闪存技术中使用叠层单晶硅层在ILD和TANOS结构上超过30nm节点”，IEEE国际电子器件会议，2006年12月11日至13日。平面NOR闪存是用于高速应用的随机存取存储器，但密度有限。三维叠层的NAND闪存具有比平面NOR闪存更高的密度，但不是随机存取存储器并且具有相对较低的操作速度。因此，相关领域中期望能具有更高密度、更高随机存取和更高操作速度的三维叠层集成电路存储器的技术。
技术实现思路
在本说明书的实施例中，一种存储器元件包含多个叠层的多个字线与多个绝缘带交替层叠，这些叠层被多个沟道所分离，这些字线沿一第一方向延伸。多个垂直导体结构位于相邻这些叠层之间的沟道内。多个层存储器材料以及通道材料位于这些沟道的至少一侧的这些字线的侧壁，这些沟道位于相邻的这些垂直导体结构之间，这些层通道材料欧姆接触于这些垂直导体结构。在这些垂直导体结构的位置，这些字线的侧壁内凹于这些绝缘带之间，以形成这些字线的该侧壁上的多个凹陷，借以分离这些字线与这些垂直导体结构。在本说明书的其他实施例中，存储器元件还包含绝缘材料位于这些字线的该侧壁上的这些凹陷内。在本说明书的其他实施例中，这些沟道在一第二方向上具有一第一宽度，该第二方向垂直于该第一方向，且这些垂直导体结构在该第二方向上具有一第二宽度，该第二宽度大于该第一宽度。在本说明书的其他实施例中，一特定的垂直导体结构欧姆接触于这些层通道材料的第一层与第二层，且该第一层与该第二层沿该第一方向跨越该特定的垂直导体结构而彼此相对。在本说明书的其他实施例中，存储器元件，还包含多个位线晶体管覆盖且连接至对应的这些垂直导体结构，以及多个位线覆盖且连接至这些位线晶体管的对应行的这些位线晶体管，这些位线沿一第二方向延伸，该第二方向垂直于该第一方向。在本说明书的其他实施例中，存储器元件还包含存储器元件，还包含多个栅极线位于这些位线晶体管的同一水平上，且连接至这些位线晶体管的对应列的这些位线晶体管，这些栅极线沿该第一方向延伸。在本说明书的其他实施例中，这些位线晶体管包含多个通道层，且其下端连接至对应的这些垂直导体结构，这些位线通过多个插塞连接至该对应行的这些位线晶体管的这些通道层的对应上端。在本说明书的其他实施例中，存储器元件还包含连接至这些位线的电路，借以施加第一电压与第二电压至这些位线。在本说明书的其他实施例中，该电路用以选择第一垂直导电结构中具有漏极的一特定存储单元、第二垂直导电结构中的源极以及与该第一和第二垂直导电结构欧姆接触的特定通道材料层中的一通道，该通道设置在特定字线的侧壁上，包含：导通一第一位线晶体管，该第一位线晶体管连接该第一垂直导体结构以及一第二位线晶体管，该第二位线晶体管连接该第二垂直导体结构；将该第一电压施加到一第一位线，该第一位线连接到该第一垂直导体结构；将该第二电压施加到一第二位线，该第二位线连接到该第二垂直导体结构；以及将一字线电压施加到该特定字线。在本说明书的其他实施例中，位于这些字线的该侧壁上的这些凹陷内的该绝缘材料包含介电材料。在本说明书的其他实施例中，位于这些字线的该侧壁上的这些凹陷内的该绝缘材料包含这些字线的氧化物。在本说明书的实施例中，一种存储器元件制作方法包含以下步骤。形成交替层叠的多个字线与多个绝缘带的多个叠层，这些叠层被多个沟道所分离，这些字线沿一第一方向延伸；形成多个层存储器材料以及通道材料，位于这些沟道的至少一侧的这些字线的侧壁；刻蚀多个孔穿过这些层存储器材料以及通道材料上；刻蚀多个凹陷在这些绝缘带之间这些字线的侧壁上；以及形成多个垂直导体结构位于相邻这些叠层之间的该沟道内，其中这些凹陷分离这些字线与这些垂直导体结构。在本说明书的实施例中，存储器元件制作方法还包含形成绝缘材料位于这些字线的该侧壁上的这些凹陷内。在本说明书的实施例中，在存储器元件制作方法中，这些沟道在一第二方向上具有一第一宽度，该第二方向垂直于该第一方向，且这些垂直导体结构在该第二方向上具有一第二宽度，该第二宽度大于该第一宽度。在本说明书的实施例中，存储器元件制作方法还包含在这些沟道内填入绝缘材料覆盖该通道材料；以及刻蚀这些孔包含在这些沟道内刻蚀穿越该绝缘材料。在本说明书的实施例中，存储器元件制作方法还包含形成多个位线晶体管覆盖且连接至对应的这些垂直导体结构；以及形成多个位线覆盖且连接至这些位线晶体管的对应行的这些位线晶体管，这些位线沿一第二方向延伸，该第二方向垂直于该第一方向。在本说明书的实施例中，存储器元件制作方法还包含形成多个栅极线位于这些位线晶体管的同一水平上，且连接至这些位线晶体管的对应列的这些位线晶体管，这些栅极线沿该第一方向延伸。在本说明书的实施例中，形成这些位线晶体管还包含：形成一第一绝缘层覆盖这些叠层的这些字线，且覆盖这些垂直导体结构的顶面；形成一水平导电层覆盖该第一绝缘层；形成一第二绝缘层覆盖该水平导电层；以及刻蚀该第一绝缘层、该水平导电层以及该第二绝缘层，以分离该水平导电层成为该栅极线，该栅极线覆盖且绝缘于对应列的这些垂直导体结构。在本说明书的实施例中，存储器元件制作方法还包含刻蚀多个孔穿越位于这些垂直导体结构的顶面的该栅极线，且停止于该顶面；形成绝缘间隙壁于这些孔的侧壁；形成该通道材料的膜层覆盖该绝缘间隙壁，该通道材料的膜层的下端连接至该垂直导体结构；填充绝缘材料进入这些孔；以及形成着陆垫连接至该通道材料的对应膜层的上端。在本说明书的实施例中，形成这些位线还包含：形成一第三绝缘层于这些位线晶体管上；刻蚀多个孔穿越位于这些位线晶体管的该绝缘层，且停止于这些着陆垫；形成多个插塞于这些孔，这些插塞覆盖且连接至这些着陆垫；形成一导电层位于这些插塞上；以及刻蚀该导电层以形成多个字线。以下将以实施方式对上述的说明作详细的描述，并对本专利技术的技术方案提供更进一步的解释。附图说明为让本专利技术的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：图1A、图1B、图1C以及图1D绘示本公开的一实施例的存储器简化剖面图；图2、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A以及图12B绘示本公开的实施例的存储器简化工艺流程的阶段；图2绘示在形成导电层本文档来自技高网...

【技术保护点】
1.一种存储器元件，其特征在于，包含：/n多个叠层的多个字线与多个绝缘带交替层叠，这些叠层被多个沟道所分离，这些叠层的字线沿一第一方向延伸；/n多个垂直导体结构，位于相邻这些叠层之间的该沟道内；以及/n多个层存储器材料以及层通道材料，位于这些沟道的至少一侧的这些字线的侧壁，这些沟道位于相邻的这些垂直导体结构之间，这些层通道材料欧姆接触于这些垂直导体结构，/n其中在这些垂直导体结构的位置处，这些字线的侧壁内凹于这些绝缘带之间，以形成这些字线的该侧壁上的多个凹陷，借以分离这些字线与这些垂直导体结构。/n

【技术特征摘要】
20190425 US 16/394,3631.一种存储器元件，其特征在于，包含：
多个叠层的多个字线与多个绝缘带交替层叠，这些叠层被多个沟道所分离，这些叠层的字线沿一第一方向延伸；
多个垂直导体结构，位于相邻这些叠层之间的该沟道内；以及
多个层存储器材料以及层通道材料，位于这些沟道的至少一侧的这些字线的侧壁，这些沟道位于相邻的这些垂直导体结构之间，这些层通道材料欧姆接触于这些垂直导体结构，
其中在这些垂直导体结构的位置处，这些字线的侧壁内凹于这些绝缘带之间，以形成这些字线的该侧壁上的多个凹陷，借以分离这些字线与这些垂直导体结构。


2.根据权利要求1所述的存储器元件，还包含绝缘材料位于这些字线的该侧壁上的这些凹陷内。


3.根据权利要求1所述的存储器元件，其中这些沟道在一第二方向上具有一第一宽度，该第二方向垂直于该第一方向，且这些垂直导体结构在该第二方向上具有一第二宽度，该第二宽度大于该第一宽度。


4.根据权利要求1所述的存储器元件，其中一特定的垂直导体结构欧姆接触于这些层通道材料的第一层与第二层，且该第一层与该第二层沿该第一方向跨越该特定的垂直导体结构而彼此相对。


5.根据权利要求1所述的存储器元件，还包含：
多个位线晶体管，覆盖且连接至对应的这些垂直导体结构；以及
多个位线，覆盖且连接至这些位线晶体管的对应行的这些位线晶体管，这些位线沿一第二方向延伸，该第二方向垂直于该第一方向。


6.根据权利要求5所述的存储器元件，还包含：
多个栅极线，位于这些位线晶体管的同一水平上，且连接至这些位线晶体管的对应列的这些位线晶体管，这些栅极线沿该第一方向延伸。


7.根据权利要求5所述的存储器元件，其中这些位线晶体管包含多个通道层，且其下端连接至对应的这些垂直导体结构，这些位线通过多个插塞连接至该对应行的这些位线晶体管的这些通道层的对应上端。


8.根据权利要求5所述的存储器元件，还包含连接至这些位线的电路，借以施加第一电压与第二电压至这些位线。


9.根据权利要求8所述的存储器元件，其中，
该电路用以选择第一垂直导电结构中具有漏极的一特定存储单元、第二垂直导电结构中的源极，以及与该第一和第二垂直导电结构欧姆接触的特定通道材料层中的一通道，该通道设置在特定字线的侧壁上，包含：
导通一第一位线晶体管，该第一位线晶体管连接该第一垂直导体结构以及一第二位线晶体管，该第二位线晶体管连接该第二垂直导体结构；
施加该第一电压到一第一位线，该第一位线连接到该第一垂直导体结构；
施加该第二电压到一第二位线，该第二位线连接到该第二垂直导体结构；以及
施加一字线电压到该特定字线。


10.根据权利要求2所述的存储器元件，其中位于这些字线的该侧壁上的这些凹陷内的该绝缘材料包含介电材料。


11.根据权利要...

【专利技术属性】
技术研发人员：赖二琨，龙翔澜，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71