半导体装置封装及其制造方法制造方法及图纸

本发明专利技术之至少一些实施例系关于一种半导体装置封装。该半导体装置封装包括一基板、一第一半导体装置、设置于该第一半导体装置上之一第一中介层、一第二半导体装置及一金属导线。该第一半导体装置安置于该基板上并电连接至该基板。第二半导体装置设置于该第一中介层上且电连接至该第一中介层。该金属导线电连接该第一半导体装置及该第二半导体装置。

【技术实现步骤摘要】
半导体装置封装及其制造方法
本专利技术系关于一种半导体装置封装。
技术介绍
目前NAND快闪堆栈技术包括3D堆栈及2.5D堆栈。关于3D堆栈，一内存晶粒系设置于基板上。关于2.5D堆栈，复数个内存晶粒系分散地设置于基板上。然而，制造3D堆栈的成本是过高的。2.5D堆栈的内存则占据较大的基板面积，且2.5D堆栈的制造良率是相对低的。
技术实现思路
在一些实施例中，根据一个态样，一半导体装置封装包括一基板、一第一半导体装置、设置于该第一半导体装置上之一第一中介层、一第二半导体装置及一金属导线。该第一半导体装置安置于该基板上并电连接至该基板。第二半导体装置设置于该第一中介层上且电连接至该第一中介层。该金属导线电连接该第一半导体装置及该第二半导体装置。在一些实施例中，根据另一态样，揭示一种用于制造一半导体装置封装的方法。该方法包括：提供一基板及一第一半导体装置；提供一第一中介层及一第二半导体装置，该第二半导体装置系设置于该第一中介层上；将该第一中介层安置于该第一半导体装置上；及提供一金属导线以电连接该第一半导体装置及该第二半导体装置。附图说明图1A说明根据本专利技术之一些实施例之半导体装置封装的截面图。图1B说明根据本专利技术之一些实施例之半导体装置封装的截面图。图1C说明根据本专利技术之一些实施例之半导体装置封装的截面图。图1D说明根据本专利技术之一些实施例之半导体装置封装的截面图。图2说明根据本专利技术之一些实施例之半导体装置封装的截面图。图3A说明根据本专利技术之一些实施例之半导体装置封装的截面图。图3B说明根据本专利技术之一些实施例之半导体装置封装的截面图。图4说明根据本专利技术之一些实施例之半导体装置封装的截面图。图5A说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5B说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5C说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5D说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5E说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5F说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图5G说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6A说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6B说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6C说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6D说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6E说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图6F说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7A说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7B说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7C说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7D说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7E说明根据本专利技术之一些实施例的制造半导体装置封装之方法。图7F说明根据本专利技术之一些实施例的制造半导体装置封装之方法。具体实施方式贯穿图式及实施方式使用共同参考编号以指示相同或相似组件。自结合附图的以下详细描述将更容易理解本专利技术之实施例。对于如相关联图中所展示之组件之定向，关于某一组件或某一组组件，或一组件或一组组件之某一平面而指定空间描述，诸如「在…之上」、「在…之下」、「上」、「左」、「右」、「下」、「顶部」、「底部」、「垂直」、「水平」、「侧」、「较高」、「下部」、「上部」、「在…上方」、「在…下方」等等。应理解，本文中所使用之空间描述仅出于说明之目的，且本文中所描述之结构之实际实施可以任何定向或方式在空间上配置，其限制条件为本专利技术之实施例之优点不因此配置而有偏差。图1A为根据本专利技术之一些实施例之半导体装置封装1的截面图。半导体装置封装1包括基板10、半导体装置11、半导体装置12、中介层13、半导体装置14及金属导线15。基板10包括导电通孔101。基板10可于其上表面或下表面上形成导电端子。基板100可以是或包括，例如印刷电路板(PCB)、例如纸基铜箔层压板、复合铜箔层压板、聚合物浸渍玻璃纤维层压板、基于铜箔的层压板、或其一或多种的组合。基板100可包括互连结构(例如，包括一或多个导电层)、例如重分布层(redistributionlayer,RDL)或接地组件。在一些实施例中，接地组件是从基板100的侧表面暴露的通孔。在一些实施例中，接地组件是从基板100的侧表面暴露的金属层。在一些实施例中，接地组件是从基板100的侧表面暴露的金属迹线。基板10可额外连接于另一印刷电路板或另一封装基板。在一些实施例中，基板10可以是一中介层，导电通孔101可以是硅穿孔(TSV)(例如硅穿孔(TSV)中介层)，该中介层可用以提供电互连。半导体装置11设置于基板10上并电连接至基板10。半导体装置11具有导电端子112。导电端子112可电连接于基板10之导电通孔101。半导体装置11可为特殊应用集成电路(ASIC)、控制器、处理器或其他电子组件或半导体装置。半导体装置12设置于半导体装置11上并电连接至半导体装置11。半导体装置12具有导电通孔121及导电端子122。半导体装置12可为内存装置或堆栈内存。导电通孔121可贯穿半导体装置12。导电端子122可形成于半导体装置12之上表面或下表面。半导体装置12设置于接近于基板10与半导体装置11。半导体装置12可与基板10进行快速信号传输。接近于基板10与半导体装置11之半导体装置12系专用于半导体装置封装1之主要应用，例如高速或主要运算。中介层13设置于半导体装置12上并电连接至半导体装置12。半导体装置14设置于中介层13上并电连接至中介层13。半导体装置14具有导电通孔141及导电端子142。半导体装置14可为内存装置或堆栈内存。导电通孔141可贯穿半导体装置14。导电端子142可形成于半导体装置14之上表面或下表面。金属导线15电连接基板10与中介层13。如图1所示，此种中介层13与半导体装置14之配置可重复堆栈，其中金属导线15电连接中介层13及基板10。相较于半导体装置12，半导体装置14设置于远离基板10与半导体装置11。由于RC延迟效应，半导体装置14与基板10之信号传输非属高速信号传输。半导体装置14系专用于半导体装置封装1之附设应用，例如图式、音效、色彩或链接框架等。半导体装置14之尺寸可小于或等于半导体装置12。半导体装置12及半导体装置14之主动面均为面向下(facedown)。由于半导体装置12及半导体装置14为覆晶类型(flip-chip)而非导线接合类型(wire-bonding)，半导体装置封装1之整体高度可有效降低。中介层13可经由本文档来自技高网...

【技术保护点】
1.一种半导体装置封装，其包含：/n基板；/n第一半导体装置，其安置于该基板上并电连接至该基板；/n第一中介层，其设置于该第一半导体装置上；/n第二半导体装置，其设置于该第一中介层上且电连接至该第一中介层；及/n金属导线，其电连接该第一半导体装置及该第二半导体装置。/n

【技术特征摘要】
20190520 TW 1081172781.一种半导体装置封装，其包含：
基板；
第一半导体装置，其安置于该基板上并电连接至该基板；
第一中介层，其设置于该第一半导体装置上；
第二半导体装置，其设置于该第一中介层上且电连接至该第一中介层；及
金属导线，其电连接该第一半导体装置及该第二半导体装置。


2.根据权利要求1所述的半导体装置封装，其中该基板为一第二中介层。


3.根据权利要求1所述的半导体装置封装，其进一步包含设置于该基板与该第一半导体装置之间之第三半导体装置，该第三半导体装置电连接该基板及该第一半导体装置。


4.根据权利要求3所述的半导体装置封装，其中该第三半导体装置系特殊应用集成电路。


5.根据权利要求1所述的半导体装置封装，其中该第一半导体装置及该第二半导体装置系内存装置。


6.根据权利要求1所述的半导体装置封装，其中该第一半导体装置系用于该半导体装置封装之主要应用。


7.根据权利要求1所述的半导体装置封装，其中该第二半导体装置系用于该半导体装置封装之附设应用。


8.根据权利要求2所述的半导体装置封装，其中该第二中介层包含硅穿孔(TSV)以用于信号传输。


9.根据权利要求8所述的半导体装置封装，其中该第二中介层之尺寸系大于该第一中介层之尺寸。


10.根据权利要求1所述的半导体装置封装，其进一步包含设置于该第一...

【专利技术属性】
技术研发人员：杨朋，涂顺财，黄敏龙，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71