物理不可克隆功能电路和确定电子器件的电子签名的方法技术

使用半导体制造工艺制造集成电路。半导体制造工艺中的一个或多个不可控制的随机物理过程可以导致集成电路与其他类似设计的集成电路之间的小差异。这些小差异可能导致集成电路的晶体管具有不同的阈值电压。集成电路可以使用这些不同的阈值电压来量化其物理唯一性，以将其自身与由半导体制造工艺类似地设计和制造的其他集成电路区分开。本发明专利技术的实施例还涉及物理不可克隆功能电路和确定电子器件的电子签名的方法。

【技术实现步骤摘要】
物理不可克隆功能电路和确定电子器件的电子签名的方法
本专利技术的实施例涉及物理不可克隆功能电路和确定电子器件的电子签名的方法。
技术介绍
集成电路表示使用半导体制造工艺形成在半导体衬底(提供示例，诸如硅晶体)上的电子电路的集合。通常，半导体制造工艺内存在的制造变化和/或未对准公差可能导致由半导体制造工艺制造的集成电路彼此不同。例如，半导体制造工艺中的不可控制的随机物理过程可以在集成电路中引起小的差异，提供一些示例，诸如掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。这些小的差异保持在半导体制造工艺的工艺极限内，并且通常不影响集成电路的适当功能。然而，这些小的差异导致每个集成电路在物理上是唯一的，没有两个集成电路是相同的。物理不可克隆功能(PUF)使用这种物理唯一性来区分集成电路。PUF代表挑战响应机制，其中挑战和它们相应的响应之间的映射取决于用于制造集成电路的物理材料的复杂性和可变性质。当集成电路面临挑战时，集成电路生成取决于集成电路本身的物理特性的随机响应。当多次查询相同的挑战时，集成电路生成类似的响应。
技术实现思路
本专利技术的实施例提供了一种物理不可克隆功能(PUF)电路，包括：差分发生器电路，具有第一p型金属氧化物半导体(PMOS)晶体管和第二p型金属氧化物半导体晶体管，所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管配置为分别提供第一电流和第二电流，以在第一电路节点处提供增加的第一电压以及在第二电路节点处提供增加的第二电压；自定时定时电路，配置为响应于所述增加的第一电压或所述增加的第二电压上升到触发电压以触发所述自定时定时电路，使所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管分别停止提供所述第一电流和所述第二电流；以及感测放大器，配置为响应于所述增加的第一电压或所述增加的第二电压上升到所述触发电压，所述感测放大器存储逻辑值，所述逻辑值指示第一电压是大于还是小于第二电压。本专利技术的另一实施例提供了一种物理不可克隆功能(PUF)电路，包括：差分发生器电路，具有第一n型金属氧化物半导体(NMOS)晶体管和第二n型金属氧化物半导体晶体管，所述第一n型金属氧化物半导体晶体管和所述第二n型金属氧化物半导体晶体管分别降低第一电流和第二电流以在第一电路节点处提供减小的第一电压以及在第二电路节点处提供减小的第二电压；自定时定时电路，配置为响应于所述减小的第一电压或所述减小的第二电压下降到触发电压以触发所述自定时定时电路，使所述第一n型金属氧化物半导体晶体管和所述第二n型金属氧化物半导体晶体管分别停止降低所述第一电流和所述第二电流；以及感测放大器，配置为响应于所述减小的第一电压或所述减小的第二电压上升到所述触发电压，所述感测放大器存储逻辑值，所述逻辑值指示第一电压是大于还是小于第二电压。本专利技术的又一实施例提供了一种用于确定电子器件的电子签名的方法，所述方法包括：接收对所述电子签名的质询；存储第一逻辑值或第二逻辑值，所述第一逻辑值指示所述电子器件的第一晶体管比所述电子器件的第二晶体管更快，所述第二逻辑值指示所述第一晶体管比所述第二晶体管更慢；以及将所述第一逻辑值或所述第二逻辑值作为所述电子签名的多个位中的相应位提供。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的示例性实施例的第一物理不可克隆功能(PUF)电路的框图；图2A至图2F示出了根据本专利技术的示例性实施例的第一物理不可克隆功能(PUF)电路的示例性操作；图3示出了根据本专利技术的示例性实施例的示例性第一物理不可克隆功能(PUF)电路的示例性操作的流程图；图4示出了根据本专利技术的示例性实施例的第二物理不可克隆功能(PUF)电路的框图；图5A至图5F示出了根据本专利技术的示例性实施例的第二物理不可克隆功能(PUF)电路的示例性操作；图6示出了根据本专利技术的示例性实施例的示例性第二物理不可克隆功能(PUF)电路的示例性操作的流程图；和图7示出了根据本专利技术的示例性实施例的具有示例性物理不可克隆功能(PUF)电路的示例性电子器件的框图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本专利技术。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。概述使用半导体制造工艺制造集成电路。半导体制造工艺中的一个或多个不可控制的随机物理过程可能导致集成电路与其他类似设计的集成电路之间的小差异。这些小差异可能导致集成电路的晶体管具有不同的阈值电压。集成电路可以使用这些不同的阈值电压来量化其物理唯一性，以将其自身与由半导体制造工艺类似地设计和制造的其他集成电路区分开。与其他物理不可克隆功能(PUF)相比，如下面进一步详细描述的，这些不同的阈值电压较少依赖于温度。例如，用于实现如下面进一步详细描述的PUF的集成电路的晶体管彼此相对靠近以在类似的操作条件(提供一些示例，诸如应力、温度、湿度和/或电磁干扰)下操作。相反，其他PUF经常响应于操作条件的变化而改变其行为。例如，这些其他PUF可以在一个操作条件下呈现稳定状态，该稳定状态可以响应于操作条件的改变而改变到另一状态。示例性第一物理不可克隆功能(PUF)电路图1示出了根据本专利技术的示例性实施例的第一物理不可克隆功能(PUF)电路的框图。在图1所示的示例性实施例中，PUF电路100可以使用半导体制造工艺制造。通常，半导体制造工艺内存在的制造变化和/或未对准公差可以导致PUF电路100与通过半导体制造工艺类似地设计和制造的其他PUF电路不同。例如，半导体制造工艺中的不可控制的随机物理过程可以在这些PUF电路之间引起小的差异，提供一些示例，诸如掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。然而，这些小的差异导致这些PUF电路中的每一个在物理上是唯一的，没有两个PUF电路是相同的。如下面进一步详细描述的，这些小的差异可以使PUF电路100的晶体管具有不同的阈值电压。PUF电路100可以使用这些不同的阈值电压来量化其物理唯一性，以将其自身与由半导体制造工艺类似地设计和制造的其他PUF电路区分开。如图1所示，PUF电路100包括差分发生器电路102、预放电电路104、感测放大器106、自定时定时电路108、存储电路110和逻辑INVERTER门U1。出于本讨论的目的，术语“电路”应理解为包括模拟电路、数字电本文档来自技高网...

【技术保护点】
1.一种物理不可克隆功能(PUF)电路，包括：/n差分发生器电路，具有第一p型金属氧化物半导体(PMOS)晶体管和第二p型金属氧化物半导体晶体管，所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管配置为分别提供第一电流和第二电流，以在第一电路节点处提供增加的第一电压以及在第二电路节点处提供增加的第二电压；/n自定时定时电路，配置为响应于所述增加的第一电压或所述增加的第二电压上升到触发电压以触发所述自定时定时电路，使所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管分别停止提供所述第一电流和所述第二电流；以及/n感测放大器，配置为响应于所述增加的第一电压或所述增加的第二电压上升到所述触发电压，所述感测放大器存储逻辑值，所述逻辑值指示第一电压是大于还是小于第二电压。/n

【技术特征摘要】
20190517 US 16/415,4511.一种物理不可克隆功能(PUF)电路，包括：
差分发生器电路，具有第一p型金属氧化物半导体(PMOS)晶体管和第二p型金属氧化物半导体晶体管，所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管配置为分别提供第一电流和第二电流，以在第一电路节点处提供增加的第一电压以及在第二电路节点处提供增加的第二电压；
自定时定时电路，配置为响应于所述增加的第一电压或所述增加的第二电压上升到触发电压以触发所述自定时定时电路，使所述第一p型金属氧化物半导体晶体管和所述第二p型金属氧化物半导体晶体管分别停止提供所述第一电流和所述第二电流；以及
感测放大器，配置为响应于所述增加的第一电压或所述增加的第二电压上升到所述触发电压，所述感测放大器存储逻辑值，所述逻辑值指示第一电压是大于还是小于第二电压。


2.根据权利要求1所述的物理不可克隆功能电路，还包括：
预放电电路，配置为将所述第一电路节点和所述第二电路节点放电到逻辑0。


3.根据权利要求1所述的物理不可克隆功能电路，还包括：
存储电路，配置为存储所述逻辑值。


4.根据权利要求1所述的物理不可克隆功能电路，其中，所述自定时定时电路包括：
逻辑门，配置为响应于所述增加的第一电压或所述增加的第二电压上升到所述触发电压而被触发。


5.根据权利要求4所述的物理不可克隆功能电路，其中，所述逻辑门包括：
逻辑NOR门。


6.根据权利要求1所述的物理不可克隆功能电路，其中，所述第一p型金属氧化物半导体晶体管表征为当与所述第二p型金属氧化物半导体晶体管相比时具有更快的速度，
其中，所述第一电路节点处的所述增加的第一电压比所述第二电路节点处的所述增加的第二电压更快地上升到所述触发电压，并且
其中，所述感测放大器配置为存储逻辑1作为所述逻辑值，所述逻辑值指示所述第一电路节...

【专利技术属性】
技术研发人员：吕士濂，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71