本发明专利技术的目的在于提供一种边界扫描控制器，其能进行边界扫描，而且能够将同一类型的半导体电路芯片积层起来构成半导体装置。通过比较单元（８８）将存储单元（８５）存储的识别数据和固定数据保持单元（８７）保持的固定数据进行比较，当这些识别数据和固定数据一致时，能从数据导出部（８９）输出与输出部（８６）输出的数据相同的数据。在边界扫描测试中，将设置在半导体电路芯片上的边界扫描控制器（８０）的数据导出部（８９）连接在同一总线上。当识别数据和固定数据不一致时，数据导出部（８９）可以处于实质上不与总线连接的状态。由此，能通过将设置有边界扫描控制器（８０）的同一类型的半导体电路芯片进行积层，构成半导体装置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用来检查构成例如三维积层LSI(大规模集成电路)等半导体装置的多个半导体电路芯片的输入输出端子的连接状态的边界扫描控制器。
技术介绍
面对对大规模集成电路(简称LSI)等半导体电路芯片的高密度安装的要求的提高，提出了在纵向、即衬底的厚度方向积层半导体集成电路来提高安装密度的方法。为了实现高密度安装，有将利用带基封装(Tape CarrierPackage)积层的半导体电路芯片分别连接在电路衬底上的半导体装置。在上述半导体装置中，为了能够识别各个芯片，带基中设置了识别信号线。以后，常常把半导体电路芯片只记述为芯片。图11是表示使用带基1积层芯片2的半导体装置的斜视图，在图11中，示出积层三个芯片2的情况。各芯片2具有输入用来选择各芯片2的动作的片选信号的第1芯片侧端子3和输入输出其他信号的第2端子4。此外，在电路衬底上具有用来独立对各芯片2施加片选信号的第1电路衬底侧端子5a～5b和施加、接收其他信号的第2电路衬底侧端子6。带基1具有分别与第1和第2芯片侧端子3、4及第1和第2电路衬底侧端子5、6连接的引线7。带基1和芯片2分开设置，和芯片1一样积层形成。在图11中，带基1是用斜线表示的部分。在这样的半导体装置中，预先多余地做成与引线7的第1电路衬底侧端子5连接的部分8的图形，当将由带基1和芯片2构成的带基封装安装在电路衬底上时，留下必要的引线并切断去掉不必要的引线。因此，如图11所示，可以分别向芯片2独立地供给片选信号，并可以使用片选信号识别积层的芯片2。伴随芯片2的高速、高功能化，在使用了前述的带基1的封装中，存在因引线的信号延迟而不能充分发挥芯片2的性能的问题。鉴于上述问题，在第1现有技术中，提出了将具有贯通表里的电极的芯片积层后使其模块化的方案(例如，参照美国专利6141245号说明书)。对积层的芯片，和实现前述的带基封装的积层模块时的措施一样，有必要识别各个芯片。图12～图14是用来说明将具有贯通表里的电极的芯片积层后构成的半导体装置的图。为说明起见，在图12～图14中，只图示贯通芯片的贯通导线11～13和到该贯通导线11～13与芯片的连接端子14～16的引线，芯片和层间绝缘膜等都未图示。此外，在图12～图14中，只示出与片选信号有关的引线。此外，这里和图11所示的半导体装置一样，说明有关积层三个芯片的情况。贯通电极11～13在芯片的积层方向贯通芯片。图12是表示积层芯片时作为设置在下面芯片上的引线的、传送用来选择芯片动作的片选信号的芯片选择引线17的斜视图。图13是表示设置在中间芯片上的芯片选择引线18的斜视图。图14是表示设置在上面芯片上的芯片选择引线19的斜视图。下面的芯片具有输入片选信号的芯片侧连接端子14、贯通芯片并与设置在电路衬底上的端子连接的贯通电极21、22、23、将芯片侧连接端子14与贯通电极21相互连接的连接线24和将贯通电极22、23与积层的中间芯片的端子连接的连接端子25、26。贯通电极22、23是向积层的中间和上面芯片传送片选信号的导线。在图12中，用斜线表示贯通电极21、22、23，用网格线表示连接线24。中间的芯片具有输入片选信号的芯片侧连接端子15、贯通芯片并经连接端子25、26与设置在下面的芯片上的贯通电极22、23分别相互连接的贯通电极27、28、将芯片侧连接端子15与贯通电极27相互连接的连接线29和将贯通电极28与积层的上面芯片的端子连接的连接端子31。贯通电极28是向积层的上面芯片传送片选信号的导线。中间芯片与下面的芯片不同，设置2个贯通电极就足够了。即，在图13中，虽然做成了用双点划线表示的贯通电极32，但没有连接。在图13中，用斜线表示贯通电极27、28，用网格线表示连接线29。上面的芯片具有输入片选信号的芯片侧连接端子16、贯通芯片并经连接端子31与设置在下面的芯片上的贯通电极28相互连接的贯通电极33和将芯片侧连接端子16与贯通电极33相互连接的连接线34。上面芯片与下面和中间的芯片不同，设置1个贯通电极就足够了。即，在图14中，虽然做成了用双点划线表示的贯通电极35、36，但没有连接。在图14中，用斜线表示贯通电极33，用网格线表示连接线34。图12～图14所示的引线图形有必要预先设置在芯片上。即，积层的芯片在做成该芯片的晶片加工中，做成和下层的芯片不同的芯片。当积层种类不同的芯片时，因本来就是各不相同的芯片，故即使只积层也没有问题。但是，当积层多个相同的芯片时，例如，在积层多个存储器以实现大容量存储等情况下，因不能积层相同的芯片，故有必要做成和积层数相同的别的种类的芯片，必须付出多余的劳力和时间。此外，在用来实现高密度安装的半导体装置中，安装用来电测试已安装的芯片是否连接好的电路、即边界扫描控制器。边界扫描控制器按照边界扫描测试标准，具有5根信号线TDI(数据输入部)、TDO(数据输出部)、TCK(时钟输入部)、TMS(测试模式选择输入部)和TRST(测试复位输入部)。但是，TRST是可选项。在按照JTAG(欧盟测试工作组)标准的边界扫描中，在半导体装置中，将装入各芯片的边界扫描控制器的信号线TDI和TDO连接成锁链状。后面，有时将该边界扫描控制器的锁链状连接记载为数字链(digichain)。将信号线TCK、TMS、TDI、TRST统称为输入部。其次，说明边界扫描测试的方法。图15是表示具有边界扫描控制器的多个芯片组合体IC连接状态的电路图，图16是在图15的电路图中表示积层芯片组合体IC而构成的积层模块50的图。积层模块50将多个芯片组合体IC1、IC2、---ICn(n是3以上的整数)积层后构成。后面，将芯片组合体IC1、IC2、---ICn统称作芯片IC。积层模块50与连接器52连接，该连接器52与JTAG测试器连接。图16从左边开始按顺序示出在最下面、中间和最上面积层的芯片组合体IC。在各芯片组合体IC中，信号线TCK、TMS、TRST经设置在芯片组合体IC上的引线图形，相互并列地与连接器52的对应引脚连接。另一方面，信号线TDI、TDO，其前级芯片组合体IC的信号线TDO依次和后级芯片组合体IC的信号线TDI串联连接。此外，第1级芯片组合体IC1的信号线TDI和最上面芯片组合体ICn的信号线TDO与连接器52的对应引脚连接。在这样构成的积层模块50中，通过由JTAG测试器控制芯片组合体IC，可以对所有的芯片组合体IC一起进行边界扫描测试。在积层模块50中，只有最上面积层的芯片组合体ICn需要进行和该芯片组合体ICn之外的芯片组合体不同的连接。因此，有必要通过晶片加工使最上面积层的芯片组合体ICn和别的芯片分开制作。图17和图18是表示图16所示的积层模块50的组合体的布线图形的斜视图，在图17和图18中，假定是面朝上积层芯片组合体的情况，所谓面朝上是指使芯片的电路面朝向和衬底相反一侧来进行积层的安装方法。为了方便说明，在图17和图18中，只图示设置在芯片组合体上的贯通电极61、62和该贯通电极61、62到芯片的连接端子63～68的引线，没有图示出芯片和层间绝缘膜等。图17是表示最下面和中间的芯片组合体的布线图形的斜视图。最下面和中间的芯片组合体包含TDI的芯片侧连接端子63、TDO的芯片侧连接端子本文档来自技高网...
【技术保护点】
一种边界扫描控制器，其被设置在半导体电路芯片上，控制移位寄存器电路，该移位寄存器由分别设置在外部信号输入端子和内部逻辑电路的输入端子之间、以及外部信号输出端子和内部逻辑电路的输出端子之间的边界扫描单元串联连接构成，上述边界扫描控制器 的特征在于，包括：给出输入输出时序的时钟输入部；给出预定的动作命令的测试模式输入部；输入半导体电路芯片的识别数据和测试数据的数据输入部；存储上述识别数据的存储单元；执行上述预定的动作命令，将识别数据存 储在存储单元中，同时执行使用了测试数据的电路测试并得到测试结果数据的控制单元；输出由控制单元得到的测试结果数据的数据输出部；保持预定的固定数据的固定数据保持单元；比较上述识别数据和固定数据是否一致，并输出比较结果信息 的比较单元；根据比较单元的比较结果信息，导出与输出部输出的测试结果数据对应的数据的数据导出部。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：佐藤知稔，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]
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