半导体结构及其制作方法技术

本申请提供一种半导体结构及其制作方法，能够制作非直线型的沟槽结构，可以在不增大深宽比且维持占地面积不变的情况下，提升沟槽结构表面积。该半导体结构包括：衬底，包括相对设置的上表面和下表面；至少一个沟槽结构，设置于所述衬底，并自所述上表面向下形成；其中，所述沟槽结构在所述上表面的投影形成曲线型或者折线型的第一图案，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。

【技术实现步骤摘要】
【国外来华专利技术】半导体结构及其制作方法
本申请涉及半导体领域，并且更具体地，涉及一种半导体结构及其制作方法。
技术介绍
随着储能器件(例如，电池、电容等)、传感器等大量应用于现代电子系统，需要制作高表面积、低占地面积(footprint)的结构，用于提高能量密度、感应面积等。在衬底上利用等离子刻蚀技术加工制作高深宽比的沟槽是一种被广泛采用的提高表面积的方法。然而，由于等离子刻蚀技术的特点，加工高深宽比的结构具有较大的工艺难度。简单来说，随着刻蚀进行到一定深度，一方面参与刻蚀的反应活性物质难以持续进入沟槽底部，另一方面反应生成的产物也很难从沟槽底部扩散出去。沟槽开口越小，沟槽深度越大，此类现象越严重。因此，利用现有刻蚀技术制作更高深宽比结构容易导致刻蚀效率低、刻蚀一致性差、可重复性差等工艺问题。另外，除去上述刻蚀本身的问题，在更高深宽比结构上进行后续工艺的难度也相应加大。随之引起的一系列良率、产出、成本等问题，难以解决。因此，如何制作高表面积、低占地面积的结构，为一个亟待解决的技术问题。
技术实现思路
本申请提供一种半导体结构及其制作方法，能够制作非直线型的沟槽结构，可以在不增大深宽比且维持占地面积不变的情况下，提升沟槽结构表面积。第一方面，提供了一种半导体结构，包括：衬底，包括相对设置的上表面和下表面；至少一个沟槽结构，设置于所述衬底，并自所述上表面向下形成；其中，所述沟槽结构在所述上表面的投影形成曲线型或者折线型的第一图案，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。因此，本申请实施例提供的半导体结构中，相对于直线型的沟槽结构，设置于衬底内的曲线型或者折线型的至少一个沟槽结构可以在不增大深宽比且维持占地面积不变的情况下，提升沟槽结构表面积。在一些可能的实现方式中，奇数位的第二图案能够通过旋转得到偶数位的第二图案，或者，偶数位的第二图案能够通过旋转得到奇数位的第二图案。在一些可能的实现方式中，所述半导体结构用于制备高表面积、低占地面积的结构。在一些可能的实现方式中，所述半导体结构用于制备储能器件和/或传感器，其中，所述储能器件和/或传感器包括设置于所述沟槽结构内的至少一个导电层和至少一个电介质层。因此，在本申请实施例的半导体结构的应用于储能器件和/或传感器时，可以提高储能器件的能量密度，以及提高传感器的感应面积。第二方面，提供了一种半导体结构的制作方法，包括：提供衬底，所述衬底包括相对设置的上表面和下表面；基于曲线型或者折线型的第一图案，在所述衬底上刻蚀至少一个沟槽结构，所述沟槽结构自所述上表面向下进入所述衬底，其中，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。因此，在本申请实施例中，可以基于曲线型或者折线型的第一图案，在衬底上刻蚀曲线型或者折线型的沟槽结构，可以在不增大深宽比且维持占地面积不变的情况下，提升沟槽结构的表面积。在一些可能的实现方式中，在刻蚀所述至少一个沟槽结构之前，所述方法还包括：提供长度为L且宽度为W的直线型沟槽图案，L和W为正数；将所述直线型沟槽图案分割为彼此相邻的n个矩形图案，其中，所述矩形图案在第一方向上具有长度为L/n的第一长边和第二长边，所述矩形图案在第二方向上具有宽度为W的两个宽边，所述第一方向与所述第二方向垂直；将所述n个矩形图案中奇数位的所述矩形图案按照第一分割线分割为两个第一子图案，所述两个第一子图案分别包括所述第一长边和所述第二长边，且所述第一分割线连接所述第一长边的两个端点；将所述两个第一子图案的长边重合，以形成N1个第一基础图案，N1为正整数；将所述n个矩形图案中偶数位的所述矩形图案按照第二分割线分割为两个第二子图案，所述两个第二子图案分别包括所述第一长边和所述第二长边，且所述第二分割线连接所述第二长边的两个端点；将所述两个第二子图案的长边重合，以形成N2个第二基础图案，N2为正整数；将所述N1个第一基础图案和所述N2个第二基础图案进行组合，以形成所述第一图案，N1与N2的和为n。需要说明的是，第一图案的面积与原始的直线形沟槽图案完全一致，因此占地面积不变。第一图案的周长大于直线形沟槽图案，周长乘以深度等于表面积，因此表面积增大。在一些可能的实现方式中，在刻蚀所述至少一个沟槽结构之前，所述方法还包括：去除所述第一图案中首尾两端的尖角。需要说明的是，去除所述第一图案中首尾两端的尖角，在利用所述第一图案制备器件(例如，储能器件)时，可以避免在尖角处形成电场过于集中的区域，从而，保证所制备的器件的性能。在一些可能的实现方式中，所述去除所述第一图案中首尾两端的尖角，包括：去除所述第一图案中首尾两端的小于90度的尖角。在一些可能的实现方式中，所述第一分割线和/或所述第二分割线为至少一条曲线和/或至少一条折线。在一些可能的实现方式中，所述第一分割线和所述第二分割线以所述直线型沟槽图案的轴线为对称轴对称。在一些可能的实现方式中，所述第一基础图案能够通过旋转得到所述第二基础图案，或者，所述第二基础图案能够通过旋转得到所述第一基础图案。在一些可能的实现方式中，所述基于曲线型或者折线型的第一图案，在所述衬底上刻蚀至少一个沟槽结构，包括：基于所述第一图案，利用深反应离子刻蚀(DeepReactiveIonEtch，DRIE)在所述衬底上刻蚀所述至少一个沟槽结构。附图说明图1和图2示出了本申请一个实施例的半导体结构100的示意图。图3是根据本申请实施例的一种第一图案121的示意图。图4是根据本申请实施例的半导体结构100的示意图。图5示出了根据本申请实施例的半导体结构的制作方法200的示意性流程图。图6是本申请实施例的一种半导体结构的制作方法的示意图。图7是本申请实施例的另一种半导体结构的制作方法的示意图。图8是本申请实施例的另一种半导体结构的制作方法的示意图。图9是本申请实施例的再一种半导体结构的制作方法的示意图。图10是本申请实施例的再一种半导体结构的制作方法的示意图。图11是本申请实施例的再一种半导体结构的制作方法的示意图。具体实施方式下面将结合附图，对本申请实施例中的技术方案进行描述。图1和图2示出了本申请一个实施例的半导体结构100的示意图。图1为半导体结构100的三维视图，图2为半导体结构100中至少一个沟槽结构120在衬底110的上表面的投影形成的第一图案121。如图1所示，半导体结构100包括衬底110和至少一个沟槽结构120。所述衬底110包括相对设置的上表面和下表面。所述至少一个沟槽结构120，设置于所述衬底110，并自所述上表面向下形成。如图2所示，所述沟槽结构120在所本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：/n衬底，包括相对设置的上表面和下表面；/n至少一个沟槽结构，设置于所述衬底，并自所述上表面向下形成；/n其中，所述沟槽结构在所述上表面的投影形成曲线型或者折线型的第一图案，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。/n

【技术特征摘要】
【国外来华专利技术】一种半导体结构，其特征在于，包括：
衬底，包括相对设置的上表面和下表面；
至少一个沟槽结构，设置于所述衬底，并自所述上表面向下形成；
其中，所述沟槽结构在所述上表面的投影形成曲线型或者折线型的第一图案，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。


根据权利要求1所述的半导体结构，其特征在于，奇数位的第二图案能够通过旋转得到偶数位的第二图案，或者，偶数位的第二图案能够通过旋转得到奇数位的第二图案。


根据权利要求1或2所述的半导体结构，其特征在于，所述至少一个沟槽结构中不同的沟槽结构中的所述第一图案相同或者不同。


根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述半导体结构用于制备高表面积、低占地面积的结构。


根据权利要求1至4中任一项所述的半导体结构，其特征在于，所述半导体结构用于制备储能器件和/或传感器，其中，所述储能器件和/或传感器包括设置于所述沟槽结构内的至少一个导电层和至少一个电介质层，且所述至少一个导电层和所述至少一个电介质层形成导电层与电介质层彼此相邻的结构。


一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括相对设置的上表面和下表面；
基于曲线型或者折线型的第一图案，在所述衬底上刻蚀至少一个沟槽结构，所述沟槽结构自所述上表面向下进入所述衬底，其中，所述第一图案包括彼此相邻的n个第二图案，所述n个第二图案中奇数位的第二图案相同，且偶数位的第二图案相同，n为正整数。


根据权利要求6所述的制作方法，其特征在于，在刻蚀所述至少一个沟槽结构之前，所述方法还包括：
提供长度为L且宽度为W的直线型沟槽图案，L和W为正数；
将所述直线型沟槽图案分割为彼此相邻的n个矩形图案，其中，所述矩形图案在第一方向上具有长度为L/n的第一长边和第二长边，所...

【专利技术属性】
技术研发人员：陆斌，沈健，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：广东;44