【技术实现步骤摘要】
半导体结构、半导体芯片及半导体结构的制造方法
本公开主张2019/04/29申请的美国正式申请案第16/397,412号及2019/07/19申请的美国正式申请案第16/517,306号的优先权及益处，该等美国正式申请案的内容以全文引用的方式并入本文中。本公开涉及一种半导体结构、一种半导体芯片及其制造方法，特别涉及一种包括堆叠单次性可编程(one-time-programmable，OTP)元件以及去耦电容器阵列的半导体结构、具有此半导体结构的半导体芯片，及其制造方法。
技术介绍
半导体的集成元件占据半导体芯片表面附近的体积。尽管微影技术的显著改进，以让二维(2D)集成电路的体积大幅地缩小；然而，二维集成电路所能实现的高密度配置仍存在着物理限制。上文的“现有技术”说明仅是提供
技术介绍
，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
技术实现思路
本公开提供一种半导体结构，包括：一基底、一单次性可编程(one...
【技术保护点】
1.一种半导体结构，包括：/n一基底，包括多个主动区和至少一隔离结构，该隔离结构设置在所述多个主动区之间以将所述多个主动区彼此隔离；/n多个单次性可编程OTP单元，至少设置在所述多个主动区内；以及/n一去耦电容器阵列，与所述多个OTP单元垂直堆叠。/n
【技术特征摘要】
20190429 US 16/397,412;20190719 US 16/517,3061.一种半导体结构，包括：
一基底，包括多个主动区和至少一隔离结构，该隔离结构设置在所述多个主动区之间以将所述多个主动区彼此隔离；
多个单次性可编程OTP单元，至少设置在所述多个主动区内；以及
一去耦电容器阵列，与所述多个OTP单元垂直堆叠。
2.如权利要求1所述的半导体结构，还包括一层间电介质夹在该OTP单元和该去耦电容器阵列之间。
3.如权利要求1所述的半导体结构，其中所述多个OTP单元中的至少一个包括：
一第一扩散区，设置在该基底中；
一控制位元线，设置在该第一扩散区的上方；
多个第二扩散区，在该基底中并位在该第一扩散区的两侧；
多个埋入字元线，在该基底中和在该第一扩散区与该第二扩散区之间；
多个单元介电质，设置在该第二扩散区的上方；以及
多个单元位元线，设置在该单元介电质的上方。
4.如权利要求3所述的半导体结构，其中该主动区沿着一第一方向延伸，该埋入字元线沿着一第二方向延伸，并且以小于90度角的一夹角和该主动区交叉，该控制位元线和该单元位元线沿着实质上垂直于该第二方向的一第三方向延伸。
5.如权利要求4所述的半导体结构，其中该夹角在15和60度之间的范围内。
6.如权利要求3所述半导体结构，其中所述多个埋入字元线中的至少一个包括：
一导体，设置在该基底中；以及
一绝缘衬垫，设置在该基底和该导体之间。
7.如权利要求1所述的半导体结构，其中该去耦电容器阵列包括：
一绝缘层；
一第一导电层，设置在该OTP单元的上方和该绝缘层的下方；以及
一第二导电层，设置在该绝缘层的上方。
8.如权利要求7所述的半导体结构，其中该去耦电容器阵列还包括：
一底部导电板，配置于该OTP单元上方，该第一导电层设置于该底部导电板的至少一部分上；以及
一顶部导电板，配置于该底部导电板上方；
其中，该去耦电容器阵列配置于该底部导电板及该顶部导电板之间。
9.如权利要求8所述的半导体结构，其中该第一导电层包含多个U型结构。
10.如权利要求9所述的半导体结构，还包括：
一导电填充物，配置在第二导电层和顶部导电板之间，所述多个U型结构围绕该导电填充物；以及
一绝缘填充物，配置在第二导电层、顶部导电板及所述多个U型结构之间。
11.如权利要求8所述的半导体结构，其中该绝缘层更覆盖暴露在所述多个U型结构外的该底部导电板。
12.如权利要求8所述的半导体结构，还包括一层间介电质，设置在该OTP单元和该去耦电容器阵列之间，其中该底部导电板设置在该层间介电质中。
13.如权利要求1所述的半导体结构，其中该OTP元件为一反熔丝元件，并经配置以自不导电状态改变为导电状态来表示二进制状态。
14.一种半导体芯片，包括：
一第一区，包括一主要元件；以及
一第二区，包括垂直堆叠的一OTP元件及一去耦电容器阵列。
15.如权利要求14所述的半导体芯片，还包括一基底，该基底延伸以包括该主要元件的一部分和该OTP元件...
【专利技术属性】
技术研发人员：林瑄智，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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