使用电流模式逻辑的PVT鲁棒性MOD 3分频器制造技术

本发明专利技术题为“使用电流模式逻辑的PVT鲁棒性MOD 3分频器”。本公开提供了一种例示性数字锁存器，该数字锁存器包括：差分晶体管对(“跟踪对”)，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对引导在跟踪对与锁存对之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组确定时钟对的偏置电流和在基准电压节点上的基准电压，该基准电压节点以相等偏置电阻耦合到跟踪对中的每个晶体管的基极。

【技术实现步骤摘要】
使用电流模式逻辑的PVT鲁棒性MOD3分频器
本公开涉及用于分频的电路，并且更具体地涉及使用以减小对过程、电压和温度变化的敏感性的方式实施的电流模式逻辑的模三分频器。
技术介绍
分频器通常被实施为数字状态机。数字逻辑分频器的另选方案包括注入锁定分频器(ILFD)和再生分频器(也被称为米勒分频器)。然而，ILFD通常具有狭窄、对过程敏感的频率范围。再生分频器不适用于模量值为3的情况，这种情况是本文件的重点。对于预定标器分频器，模量通常为2或3，其中更高的值使用若干分频器的级联获得。所要求的模数值3通常从各因素的组合得到，所述因素包括基准振荡器的频率、工作频带、以及与Δ-Σ调制器有关的约束。例如，在汽车雷达环境中适用于20GHz线性调频合成器的高频率分数N锁相环的设计约束可能要求在电压控制振荡器(VCO)的输出处的模3分频器。在相对低的频率下，可以使用标准CMOS(互补金属氧化物硅)逻辑来实施分频器。在高于据说2GHz的输入频率下，标准CMOS逻辑在表现上不能令人满意。对于高频率，更快电流模式逻辑(CML)是优选的。对于数字模3分频器，这种偏好特别地突出，数字模3分频器固有地比类似的数字模2分频器慢。可以使用单个延迟触发器来实施模2分频器，而模3分频器则要求两个这样的触发器和或非或与非门的链。CML分频器的最大工作频率大致与CML块的总开环延迟的倒数成比例。尽管存在使CML块延迟最小化并由此增大最大工作频率的技术，但是它们通常招致以下不利后果中的一个或多个：(a)因过程变化敏感性和器件不匹配而造成的低良率；(b)在升高温度下发生故障；(c)性能对电源电压变化的敏感性；以及(d)设备可靠性下降，从而造成低平均故障时间(MTTF)。
技术实现思路
因此，存在电流模式逻辑(CML)模3分频器和分频方法，该分频器和分频方法使得能够在良率、对温度和电源电压变化的敏感性、可靠性和最大工作频率之间实现改进的折衷。根据本公开的一个方面，提供了一种在半导体衬底上的集成电路，该集成电路的特征在于，其包括数字锁存器，该数字锁存器包括：差分晶体管对(“跟踪对”)，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点，该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到跟踪对中的每个晶体管的基极以提供偏置电压。在一个实施方案中，该集成电路的特征在于，在共享偏置电压节点上的电压由带隙电压基准确定。在一个实施方案中，该集成电路的特征在于，输出节点中的每个以等于负载电阻的上拉电阻耦合到电源电压。在一个实施方案中，该集成电路的特征在于，数字锁存器还包括第一对发射极跟随器配置的晶体管，该第一对发射极跟随器配置的晶体管放大时钟信号以驱动时钟对中的晶体管的栅极，发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。在一个实施方案中，该集成电路的特征在于，数字锁存器还包括第二对发射极跟随器配置的晶体管，该第二对发射极跟随器配置的晶体管缓冲差分输出电压以进行输出，第二对中的发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。在一个实施方案中，该集成电路的特征在于，时钟对中的晶体管中的至少一个以三阱架构实施，并且其中该集成电路还包括扼流电阻器，该扼流电阻器反向偏置三阱架构中的隔离阱。在一个实施方案中，该集成电路的特征在于，其还包括：第一主锁存器，该第一主锁存器耦合以向所述数字锁存器提供所述差分输入信号来实施第一触发器；以及第二触发器，该第二触发器包括：第二主锁存器；以及从锁存器，该从锁存器电容耦合以从第二主锁存器接收输出并耦合以向第一主锁存器提供电容耦合差分输入信号。在一个实施方案中，该集成电路的特征在于，第二主锁存器电容耦合以从数字锁存器接收第一输出信号并电容耦合以从从锁存器接收第二输出信号，并且其中第二主锁存器产生第三输出信号，该第三输出信号是第一输出信号和第二输出信号的逻辑或非。根据本公开的另一方面，提供了一种在半导体衬底上的集成电路，该集成电路的特征在于，其包括修改的数字锁存器，该修改的数字锁存器包括：输入晶体管布置，该输入晶体管布置包括：第一输入晶体管，该第一输入晶体管具有基极，该基极电容耦合以接收第一输入信号；第二输入晶体管，该第二输入晶体管具有基极，该基极电容耦合以接收第二输入信号；以及互补晶体管，该互补晶体管具有基极，该基极电容耦合到固定电压节点，输入晶体管布置当时钟信号生效时产生在输出节点之间的差分输出电压，该差分输出电压表示第一输入信号和第二输入信号的逻辑或非；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点，该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到输入晶体管布置中的每个晶体管的基极以提供偏置电压。在一个实施方案中，该集成电路的特征在于，其还包括：从锁存器，该从锁存器耦合到修改的数字锁存器以实施触发器，该触发器提供在正输出节点与负输出节点之间的差分输出。在一个实施方案中，该集成电路的特征在于，正输出节点作为第一输入信号耦合到第一输入晶体管，并且其中修改的数字锁存器还包括第三输入晶体管，该第三输入晶体管具有基极，该基极电容耦合到负输出节点以匹配正输出节点的负载。附图说明图1A是例示性数字模3分频器的框图。图1B是例示性延迟触发器的框图。图1C是具有集成或非输入逻辑门的例示性延迟触发器的框图。图1D是例示性电流模式逻辑(CML)锁存器的示意图。图1E是具有集成或非输入逻辑门的例示性CML锁存器的示意图。图1F是例示性三阱架构的侧视图。图2是具有输出信号平衡的例示性数字模3分频器的框图。图3是具有扼流电阻偏置的例示性三阱架构的侧视图。图4是具有AC输入耦合和增强偏置的例示性锁存器的示意图。图5是具有虚设负载的例示性或非输入锁存器的示意图。应当理本文档来自技高网...

【技术保护点】
1.一种在半导体衬底上的集成电路，所述集成电路的特征在于，其包括数字锁存器，所述数字锁存器包括：/n差分晶体管对，该差分晶体管对是跟踪对，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪所述差分输入信号；/n交叉耦合晶体管对，该交叉耦合晶体管对是锁存对，该交叉耦合晶体管对耦合到所述输出节点以当所述时钟信号解除生效时锁存所述差分输出电压；/n差分晶体管对，该差分晶体管对是时钟对，该差分晶体管对响应于所述时钟信号，引导在所述跟踪对的共享发射极节点与所述锁存对的共享发射极节点之间的偏置电流；和/n偏置晶体管的匹配组，所述偏置晶体管各自具有基极，所述基极由相应的基极电阻耦合到共享偏置电压节点，所述匹配组包括：/n第一偏置晶体管，所述第一偏置晶体管确定所述时钟对的所述偏置电流；和/n第二偏置晶体管，所述第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，/n所述基准电压节点由与所述基极电阻中的每个成比例的偏置电阻耦合到所述跟踪对中的每个晶体管的基极以提供偏置电压。/n

【技术特征摘要】
20190408 US 62/830,997;20190620 US 16/447,4041.一种在半导体衬底上的集成电路，所述集成电路的特征在于，其包括数字锁存器，所述数字锁存器包括：
差分晶体管对，该差分晶体管对是跟踪对，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪所述差分输入信号；
交叉耦合晶体管对，该交叉耦合晶体管对是锁存对，该交叉耦合晶体管对耦合到所述输出节点以当所述时钟信号解除生效时锁存所述差分输出电压；
差分晶体管对，该差分晶体管对是时钟对，该差分晶体管对响应于所述时钟信号，引导在所述跟踪对的共享发射极节点与所述锁存对的共享发射极节点之间的偏置电流；和
偏置晶体管的匹配组，所述偏置晶体管各自具有基极，所述基极由相应的基极电阻耦合到共享偏置电压节点，所述匹配组包括：
第一偏置晶体管，所述第一偏置晶体管确定所述时钟对的所述偏置电流；和
第二偏置晶体管，所述第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，
所述基准电压节点由与所述基极电阻中的每个成比例的偏置电阻耦合到所述跟踪对中的每个晶体管的基极以提供偏置电压。


2.根据权利要求1所述的集成电路，其特征在于，在所述共享偏置电压节点上的电压由带隙电压基准确定。


3.根据权利要求1所述的集成电路，其特征在于，所述输出节点中的每个由等于所述负载电阻的上拉电阻耦合到电源电压。


4.根据权利要求1所述的集成电路，其特征在于，所述数字锁存器还包括第一对发射极跟随器配置的晶体管，所述第一对发射极跟随器配置的晶体管放大所述时钟信号以驱动所述时钟对中的晶体管的栅极，所述发射极跟随器配置的晶体管由所述匹配组中的相应偏置晶体管偏置。


5.根据权利要求4所述的集成电路，其特征在于，所述数字锁存器还包括第二对发射极跟随器配置的晶体管，所述第二对发射极跟随器配置的晶体管缓冲所述差分输出电压以进行输出，所述第二对中的发射极跟随器配置的晶体管各自由所述匹配组中的相应偏置晶体管偏置。


6.根据权利要求1所述的集成电路，其特征在于，所述时钟对中的晶体管中的至少一个以三阱架构实施，并且其中所述集成电路还包括扼流电阻器，所述扼流电阻器反向偏置所述三阱架构中的隔离阱。


7.根据权利要求1至6中任一项所述的集成电路，其特征在于，其还包括：
第一主锁存器，所述第一主锁存器耦合...

【专利技术属性】
技术研发人员：T·海勒，J·沃诺博伊，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US