一种系数可动态配置的任意整数时钟分频方法及实现电路技术

本发明专利技术公开了一种时钟分频电路，包括比较单元、分频系数同步单元、模可置计数器、分频系数单元、偶数分频单元、奇数分频单元和组合单元，偶数分频单元和奇数分频单元分别单独工作，经过组合单元后输出目标时钟。本发明专利技术还提供了一种时钟分频方法，包括：分频系数配置变化时，经过同步后传入模可置计数器和分频系数单元；模可置计数器会以此为模重复进行减计数，并在计数器为零时进行更新和控制写入分频系数单元；将奇数分频时钟和偶数分频时钟进行无毛刺的组合，得到目标时钟。采用该时钟分频方法及电路可对参考时钟进行任意整数分频，分频系数可随时动态配置，目标时钟无毛刺且占空比为50％，电路结构简单，占用资源少。

An arbitrary integer clock frequency division method with dynamically configurable coefficients and its implementation circuit

【技术实现步骤摘要】
一种系数可动态配置的任意整数时钟分频方法及实现电路
本专利技术属于数字集成电路中的时钟分频领域，尤其是涉及一种系数可动态配置的任意整数时钟分频方法及实现电路。
技术介绍
在数字系统设计中，时钟信号是最重要的信号之一，经常需要使用分频器对某个给定频率的时钟信号进行分频操作，得到所需频率的时钟信号。在某些设计中，系统不仅需要简单分频，还需要对频率进行动态调整，并且无毛刺的切换。为此，实际应用过程中，需要设计各种各样的时钟分频电路。根据分频结果，可以分为奇数分频、偶数分频和分数分频。其中，分数分频产生的时钟占空比大都不是50％，这就可能对收敛时序引入了难度。而占空比为50％的奇数分频大多采用2个模N计数器，分别用时钟的上升沿和下降沿进行触发，再将2个非等占空比信号相与或者相或，来实现等占空比奇数分频。原理很简单，但是组合逻辑产生的信号很容易有毛刺，即所谓的竞争冒险现象。
技术实现思路
有鉴于此，本专利技术本专利技术的主要目的在于提供一种时钟分频方法，使其能实现对参考时钟进行系数可动态配置的任意整数分频，不同分频系数下输出时钟切换无毛刺，并且占空比为50％。由于偶数分频实现简单，而奇数分频复杂，本专利技术采用了将奇数分频和偶数分频分离的结构。当配置为偶数分频时，只需要用模可置计数器跟分频系数的比较结果配合一位寄存器即可实现。当分频系数在偶数间变化时，输出的偶分频时钟随之变化，且始终为等占空比。此时，奇数分频单元不工作。当进行奇数分频时，本专利技术未采用传统将2个模N计数器分别用时钟上升沿和下降沿触发输出非等占空比信号相与的方法。而是设计了包括控制单元和两个锁存器的电路结构实现，用模可置计数器的值跟分频系数根据特定算法产生第一控制信号和第二控制信号，其中，第一控制信号作为第一锁存器的使能信号对参考时钟的特定脉冲进行扣除，第一锁存器输出的时钟信号再被第二控制信号进行特定扣除，最终得到等占空比的奇分频时钟。当分频系数在奇数间变化时，奇分频时钟可随之无毛刺变化。此时，偶数分频单元不工作。当分频系数在任意整数间随意变化时，组合单元可控制奇分频时钟和偶分频时钟无毛刺的切换输出，最终输出无毛刺且等占空比的分频时钟。本专利技术的另一目的在于提供一种整数分频电路，在使用少量逻辑资源的情况下，完成对参考时钟分频，电路结构简单，降低系统成本。本专利技术时钟分频电路结构包括：比较单元，用于比较输入分频系数和现用分频系数，当两者不同时输出指示信号。分频系数同步器，用于对输入的分频系数进行同步处理，对可能异步配置来的分频系数同步到参考时钟域，防止出现亚稳态；模可置计数器，用于基于输入的参考时钟进行计数，当从设定模值(即分频系数)减到零后，重新读入分频系数开始减计数；分频系数单元，用于存储同步化的分频系数，并由模可置计数器2控制写入时刻；偶数分频单元，用于根据计数器的计数值控制输出信号的翻转，输出偶数分频时钟；奇数分频单元，用于根据分频系数和计数值控制产生等占空比奇数分频时钟，且为时序逻辑输出，无毛刺；组合单元，用于将输入的奇分频时钟和偶分频时钟无毛刺的组合输出。其中，奇数分频单元内部包括：控制单元，根据模可置计数器和分频系数单元进行多种逻辑比较，输出第一控制信号和第二控制信号；第一锁存器，根据输入的第一控制信号产生扣除部分脉冲的时钟信号；第二锁存器，根据输入的第二控制信号和时钟信号产生最终等占空比的奇分频时钟。相对于现有技术，本专利技术所述的一种系数可动态配置的任意整数时钟分频方法及实现电路具有以下优势：(1)本专利技术的电路结构简单，占用资源少，在1～32分频范围内，仅使用不到30个寄存器和少量组合逻辑。随分频范围扩大，仅增加少量寄存器；(2)本专利技术的分频系数可动态配置，无论配置来源于同步或异步时钟域，均可随时配置修改分频系数，分频系数同步单元可保证配置过程无毛刺；(3)本专利技术的奇数分频单元以时序器件锁存器输出奇数分频时钟，保证了奇分频时钟无毛刺；(4)本专利技术的奇数分频单元采用时钟脉冲扣除方法，可使任意奇数分频输出时钟等占空比；(5)本专利技术的设计组合单元可保证分频系数任意变化时，两路时钟信号切换无毛刺。附图说明构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为时钟分频电路结构图；图2为奇数分频单元内部结构图；图3为本专利技术最终输出时钟时序图。附图标记说明：1-比较单元；2-分频系数同步单元；3-模可置计数器；4-分频系数单元；5-偶数分频单元；6-奇数分频单元；61-控制单元；62-第一锁存器；63-第二锁存器；7-组合单元。具体实施方式需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本专利技术中的具体含义。下面将参考附图并结合实施例来详细说明本专利技术。如图1-3所示，本专利技术的电路及工作过程如下：在解复位后，单元1—7内部所有寄存器值均为0，所以初始默认分频系数为1分频，即不分频，输出时钟clk_out与clk_ref一致；比较单元1的第一输入端与多bit输入信号div_para[N:0]相连，第二输入端与分频系数同步单元2的输出相连，输出端与分频系数同步单元2的第一输入端相连。当分频系数配置发生变化时，多bit输入信号div_para[N:0]发生改变，比较单元1输出信号发生跳变；分频系数同步单元2的第二输入端与多bit输入信号div_para[N:0]相连。分频系数同步单元2对比较单元1传来的指示信号做同步处理后，用此控制内部寄存器div_sync[N:0]对第二输入端信号div_para[N:0]进行采样。div_sync[N:0]作为分频系数本文档来自技高网...

【技术保护点】
1.一种时钟分频电路，其特征在于，包括：比较单元、分频系数同步单元、模可置计数器、分频系数单元、偶数分频单元、奇数分频单元和组合单元；/n所述比较单元连接分频系数同步单元，用于比较输入分频系数和当前分频系数，当两者不同时输出指示信号；/n所述分频系数同步单元连接模可置计数器和分频系数单元，用于对输入的分频系数进行同步处理，对可能异步配置来的分频系数同步到参考时钟域；/n所述模可置计数器连接分频系数单元、偶数分频单元、奇数分频单元，用于基于输入的参考时钟进行减计数，当从设定模值减到零后，重新读入分频系数开始减计数；/n所述分频系数单元连接偶数分频单元、奇数分频单元，用于存储同步化的分频系数，并由模可置计数器控制写入时刻；/n所述偶数分频单元连接组合单元，用于根据计数器的计数值控制输出信号的翻转，输出偶数分频时钟；/n所述奇数分频单元连接组合单元，用于根据分频系数和计数值控制产生等占空比奇数分频时钟，且为时序逻辑输出，无毛刺；/n所述组合单元，用于将输入的奇分频时钟和偶分频时钟无毛刺的组合输出。/n

【技术特征摘要】
1.一种时钟分频电路，其特征在于，包括：比较单元、分频系数同步单元、模可置计数器、分频系数单元、偶数分频单元、奇数分频单元和组合单元；
所述比较单元连接分频系数同步单元，用于比较输入分频系数和当前分频系数，当两者不同时输出指示信号；
所述分频系数同步单元连接模可置计数器和分频系数单元，用于对输入的分频系数进行同步处理，对可能异步配置来的分频系数同步到参考时钟域；
所述模可置计数器连接分频系数单元、偶数分频单元、奇数分频单元，用于基于输入的参考时钟进行减计数，当从设定模值减到零后，重新读入分频系数开始减计数；
所述分频系数单元连接偶数分频单元、奇数分频单元，用于存储同步化的分频系数，并由模可置计数器控制写入时刻；
所述偶数分频单元连接组合单元，用于根据计数器的计数值控制输出信号的翻转，输出偶数分频时钟；
所述奇数分频单元连接组合单元，用于根据分频系数和计数值控制产生等占空比奇数分频时钟，且为时序逻辑输出，无毛刺；
所述组合单元，用于将输入的奇分频时钟和偶分频时钟无毛刺的组合输出。


2.根据权利要求1所述的一种时钟分频电路，其特征在于：所述奇数分频单元包括：
控制单元，用于根据模可置计数器和分频系数单元进行多种逻辑比较，输出第一控制信号和第二控制信号；
第一锁存器，用于根据输入的第一控制信号产生扣除部分脉冲的时钟信号；
第二锁存器，用于根据输入的第二控制信号和时钟信号产生最终等占空比的奇分频时钟。


3.根据权利要求1所述的一种时钟分频电路，其特征在于：所述比较单元、分频系数同步单元能够降低亚稳态出现概率。


4.一...

【专利技术属性】
技术研发人员：许立明，刘勤让，沈剑良，李沛杰，杨堃，宋新亮，朱珂，夏云飞，张丽，丁旭，徐庆阳，王盼，陶常勇，王晓雪，
申请(专利权)人：天津芯海创科技有限公司，天津市滨海新区信息技术创新中心，
类型：发明
国别省市：天津;12