分频电路系统和方法技术方案

本公开的各方面涉及多模块分频。如可以根据本文中的一个或多个实施例实施，一种设备包括在电源轨之间具有三个或更少的竖直堆叠的晶体管的锁存电路系统，所述锁存电路系统进行操作以从输入信号提供输出信号，所述输出信号的频率是所述输入信号的频率的分割表示。脉冲加宽电路通过加宽所述输出信号的脉冲来修改所述输出信号，从而提供修改后输出信号。可以利用另一个锁存电路来执行所述修改后输出信号的进一步分频。相应的锁存电路系统可以用于在相应的分频下从输入信号选择性地提供分频输出信号。

【技术实现步骤摘要】
分频电路系统和方法
各个实施例的各方面涉及用于提供分频的一种或多种方法和/或设备。这种方法可以实施以用于还实现了高频率的低功率分频。
技术介绍
出于众多不同的目的，各种电路应用利用了分频电路。通常，分频电路提供是接收的输入信号的表示的输出信号，所述表示对所述接收的输入信号的频率进行了分割。这种电路可以用于模拟和数字应用，如用于通用通信电路系统、移动电话、汽车应用和射频(RF)传输。一种类型的分频器电路包括多模块分频器，所述多模块分频器可以用于集成电路中作为例如锁相环(PLL)的子部件或者用于从高参考频率生成内部时钟。虽然分频器非常有用，但具有某些限制。例如，一些分频器需要不期望的高功率量。这一限制对于移动电子装置和其它电池供电装置来说特别地累赘。虽然可以实现功率节省，但是所得到的信号处理可能会不准确，并且这种功率节省可能无法通过高频率信号来实现。对于各种应用来说，这些和其它问题已经对分频器的效率和操作并且总体上对分频方法提出了挑战。
技术实现思路
根据本专利技术的第一方面，提供一种多模块分频器电路，包括：第一锁存电路，所述第一锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成提供输出信号；第二锁存电路，所述第二锁存电路具有输入电路并且，所述输入电路被配置和布置成锁存从所述第一锁存电路的所述输出信号中导出的输入信号；以及脉冲加宽电路，所述脉冲加宽电路被配置成修改从来自所述第一锁存电路的所述输出信号中导出的信号，以使所述第二锁存电路产生锁存操作，作为涉及所述第一锁存电路和所述第二锁存电路两者的多模块分频操作的一部分。在一个或多个实施例中，所述第一锁存电路具有多个锁存器，每个锁存器具有不多于三个竖直堆叠的晶体管。在一个或多个实施例中，所述第一锁存电路包括具有时钟输入端口、信号输入端口和信号输出端口的锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号。在一个或多个实施例中，所述第一锁存电路包括：具有时钟输入端口、信号输入端口和信号输出端口的多个锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号；并且其中所述锁存单元中的至少两个锁存单元用与门来修改。在一个或多个实施例中，所述脉冲加宽电路被配置成通过拉伸或延迟所述信号来修改从来自所述第一锁存电路的所述输出信号中导出的所述信号。在一个或多个实施例中，所述第一锁存电路是具有多个锁存器的分频器电路的一部分，其中一个锁存器包括所述第一锁存电路。在一个或多个实施例中，所述第一锁存电路被配置和布置成基于提供到所述第一锁存电路的输入选择信号将进入信号的频率除以两个或更多个不同整数中选定的一个整数。在一个或多个实施例中，所述第一锁存电路和所述第二锁存电路是分频器电路，每个分频器电路被配置和布置成将输入到所述分频器电路的信号的频率除以整数。在一个或多个实施例中，相应的锁存电路被配置和布置成基于提供到每个锁存电路的输入选择信号的相应组合将输入到所述第一锁存电路的信号的频率除以多个不同的值，所得分频信号在所述第二锁存电路的输出端处提供。在一个或多个实施例中，所述脉冲加宽电路与所述第一锁存电路一起被配置和布置成通过加宽所述第一锁存电路的所述输出信号的脉冲并促进了所述第二锁存电路的检测加宽脉冲的能力来修改从第一锁存电路的所述输出信号中导出的所述信号。在一个或多个实施例中，所述第一锁存电路包括：输入锁存电路；输出锁存电路，所述输出锁存电路具有连接以接收所述输入锁存电路的输出的输入端口；以及反馈回路，所述反馈回路包括连接以接收所述输出锁存电路的输出的第一反馈锁存电路和具有连接以接收所述第一反馈锁存电路的输出的输入端口的第二反馈锁存电路，所述第二反馈锁存电路具有连接到所述输入锁存电路的输入端的输出端。在一个或多个实施例中，所述输入锁存电路、所述输出锁存电路、所述第一反馈锁存电路和所述第二反馈锁存电路包括D锁存器，并且所述输入锁存电路、所述第一反馈锁存电路和所述第二反馈锁存电路各自具有连接到其D锁存器的D输入端口的与门。在一个或多个实施例中，所述多模块分频器电路进一步包括反馈电路，所述反馈电路被配置和布置成从所述第二锁存电路向所述第一锁存电路提供反馈信号，所述第一锁存电路被配置和布置成在所述反馈信号存在的情况下除以第一整数并且在所述反馈信号不存在的情况下除以第二整数。根据本专利技术的第二方面，提供一种设备，包括：锁存电路，所述锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成：接收具有频率的输入信号；基于控制信号选择至少两个整数中的一个整数用于分频；将所述输入信号的所述频率除以所述至少两个整数中选定的一个整数，以提供输出信号作为所述输入信号的分频表示；以及脉冲加宽电路，所述脉冲加宽电路被配置成通过加宽所述输出信号的脉冲来修改所述输出信号。在一个或多个实施例中，所述设备进一步包括至少一个另外的锁存电路，所述至少一个另外的锁存电路被配置和布置成从所述锁存电路接收所述输出信号并且对所述输出信号的频率进行分割以提供另一个输出信号，所述另一个输出信号的频率是来自所述锁存电路的所述输出信号的所述频率的分割表示。根据本专利技术的第三方面，提供一种用于多模块分频的方法，所述方法包括：使用在电源轨之间具有N个竖直堆叠的晶体管的第一锁存电路从输入信号提供输出信号，其中N小于或等于三；用脉冲加宽电路修改从来自所述第一锁存电路的所述输出信号中导出的信号，其中提供了修改后输出信号；以及将所述修改后输出信号锁存在具有输入电路的第二锁存电路中，所述输入电路被配置成从所述脉冲加宽电路接收所述修改后输出信号，作为涉及所述第一锁存电路和所述第二锁存电路的多模块分频操作的一部分。在一个或多个实施例中，所述第一锁存电路具有多个锁存器，每个锁存器具有不多于三个竖直堆叠的晶体管。在一个或多个实施例中，使用所述第一锁存电路从第一输入信号提供所述输出信号包括基于输入选择信号将所述输入信号的所述频率除以两个或更多个不同整数中的一个整数。在一个或多个实施例中，使用所述第一锁存电路从所述第一输入信号提供所述输出信号包括对所述输入信号的所述频率进行分割以提供所述输出信号作为所述输入信号的分频表示，并且将所述修改后输出信号锁存在所述第二锁存电路中包括对所述修改后输出信号的频率进行分割以提供另一个输出信号作为所述修改后输出信号的分频表示。在一个或多个实施例中，用所述脉冲加宽电路来修改从所述输出信号中导出的所述信号包括将从所述输出信号中导出的所述信号加宽到宽得足以促进所述修改后输出信号的后续锁存的宽度。本专利技术的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐本文档来自技高网...

【技术保护点】
1.一种多模块分频器电路，其特征在于，包括：/n第一锁存电路，所述第一锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成提供输出信号；/n第二锁存电路，所述第二锁存电路具有输入电路并且，所述输入电路被配置和布置成锁存从所述第一锁存电路的所述输出信号中导出的输入信号；以及/n脉冲加宽电路，所述脉冲加宽电路被配置成修改从来自所述第一锁存电路的所述输出信号中导出的信号，以使所述第二锁存电路产生锁存操作，作为涉及所述第一锁存电路和所述第二锁存电路两者的多模块分频操作的一部分。/n

【技术特征摘要】
20180608 US 16/003,3371.一种多模块分频器电路，其特征在于，包括：
第一锁存电路，所述第一锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成提供输出信号；
第二锁存电路，所述第二锁存电路具有输入电路并且，所述输入电路被配置和布置成锁存从所述第一锁存电路的所述输出信号中导出的输入信号；以及
脉冲加宽电路，所述脉冲加宽电路被配置成修改从来自所述第一锁存电路的所述输出信号中导出的信号，以使所述第二锁存电路产生锁存操作，作为涉及所述第一锁存电路和所述第二锁存电路两者的多模块分频操作的一部分。


2.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括具有时钟输入端口、信号输入端口和信号输出端口的锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号。


3.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括：
具有时钟输入端口、信号输入端口和信号输出端口的多个锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号；并且
其中所述锁存单元中的至少两个锁存单元用与门来修改。


4.根据权利要求1所述的多模块分频器电路，其特征在于，所述脉冲加宽电路被配置成通过拉伸或延迟所述信号来修改从来自所述第一锁存电路的所述输出信号中导出的所述信号。


5.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路被配置和布置成基于提供到所述第一锁存电路的输入选择信号将进入信号的频率除以两个或更多个不同整数中选定的一个整数。


6.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括：
输入锁存电路；
输出锁存电路，...

【专利技术属性】
技术研发人员：朱昂·费利佩·奥索里奥·塔马约，哈维尔·毛里西奥·贝兰迪亚·托雷斯，塔里克·萨里科，梅丽娜·阿波斯托李杜，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰;NL