一种板级间时钟无缝对接同源电路结构制造技术

本发明专利技术提供了一种板级间时钟无缝对接同源电路结构，包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，每个所述时钟延时调节模块的一端连接外部时钟，另一端连接压控振荡器，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列输出到协处理器；所述协处理器连接增益可控放大器；所述增益可控放大器连接压控振荡器。本发明专利技术结合相位检测和跟踪原理，实现内部时钟和外部时钟平稳快速切换的功能，无需芯片或板卡断电、拆机、焊接，省时方便。

【技术实现步骤摘要】
一种板级间时钟无缝对接同源电路结构
本专利技术属于板级间时钟电路设计
，尤其是涉及一种一种板级间时钟无缝对接同源电路结构。
技术介绍
随着大数据的快速兴起，数据传输对总线带宽的要求越来越高，并行通信技术受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等一系列技术瓶颈。与并行数据相比，串行数据通信的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传输更高带宽，因此现已广泛用于嵌入式高速传输领域。现代大型的FPGA、CPU、DSP芯片，都集成了高速serdes接口。SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。正常模式时板上大型数字芯片或板卡间的高速serdes接口工作都使用本地时钟，如图1所示。这种时钟方案在芯片间或板卡间使用方便，独立性强。通过时钟选择电路进入芯片内部的锁相环倍频或分频后产生各种协议所支持的高速速率。但也特殊应用场合，需要协议一致的serdes用同源的外部时本文档来自技高网...

【技术保护点】
1.一种板级间时钟无缝对接同源电路结构，其特征在于：包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，/n每个所述时钟延时调节模块的一端用于连接外部时钟，另一端连接压控振荡器的输出端，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列，再经过滤波处理后得到外部时钟工作所需的控制电压并输出到协处理器；/n当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压到增益可控放大器；/n当使用同源外部时钟时，触发所述协处理器输出外部时钟工作所需的控制电压...

【技术特征摘要】
1.一种板级间时钟无缝对接同源电路结构，其特征在于：包括两个时钟控制单元，每个时钟控制单元包括协处理器、增益可控放大器、压控振荡器、时钟延时调节模块和相位检测器，
每个所述时钟延时调节模块的一端用于连接外部时钟，另一端连接压控振荡器的输出端，所述时钟延时调节模块的输出端连接相位检测器，所述相位检测器对两路输入的时钟信号的相位进行检测，根据两路时钟上升沿的偏差产生变化的脉冲序列，再经过滤波处理后得到外部时钟工作所需的控制电压并输出到协处理器；
当使用内部时钟时，所述协处理器输出内部时钟工作所需的控制电压到增益可控放大器；
当使用同源外部时钟时，触发所述协处理器输出外部时钟工作所需的控制电压给增益可控放大器；
所述增益可控放大器进行信号调理滤波后再送给压控振荡器，压控振荡器输出工作时钟频率给芯片。


2.根据权利要求1所述的一种板级间时钟无缝对接同源电路结构，其特征在于：所述时钟延迟调节模块包括两个时钟调节单元，每个时钟调节单元包括串联的时钟边沿整形单元和延时调节单元；
所述延时调节单元包括第...

【专利技术属性】
技术研发人员：王锐，刘勤让，沈剑良，宋克，朱珂，张波，虎艳宾，张霞，赵玉林，张钦元，毛英杰，李杨，王永胜，冯广安，刘培军，
申请(专利权)人：天津芯海创科技有限公司，天津市滨海新区信息技术创新中心，
类型：发明
国别省市：天津;12