脉冲产生装置和包括该脉冲产生装置的芯片制造方法及图纸

本实用新型专利技术公开了脉冲产生装置和包括该脉冲产生装置的芯片，该脉冲产生装置可以包括：第一逻辑电路，其包括接收触发信号的第一输入端、第一重置端、输出响应于触发信号而产生的脉冲信号的第一输出端以及第二输出端，其中，在第一逻辑电路处于稳定状态时，第一输出端与第二输出端的电平状态相反；多位计数器，其包括接收时钟信号的第二输入端、与所述第二输出端连接的第二重置端以及多个第三输出端；以及第二逻辑电路，其包括与至少一个第三输出端连接的第三输入端以及与第一重置端连接的第四输出端。通过利用本实用新型专利技术提供的技术方案，可以提高脉冲信号的宽度的控制精度，并且减少所占用的芯片面积。

The pulse generating device and the chip including the pulse generating device

The utility model discloses a pulse generating device and a chip including the pulse generating device, the pulse generating device can include: a first logic circuit, which includes a first input terminal receiving a trigger signal, a first reset terminal, a first output terminal outputting a pulse signal generated in response to the trigger signal and a second output terminal, wherein the first logic circuit is in a stable state The first output terminal has the opposite level state with the second output terminal; the multi bit counter comprises a second input terminal receiving the clock signal, a second reset terminal connected with the second output terminal and a plurality of third output terminals; and the second logic circuit comprises a third input terminal connected with at least one third output terminal and a fourth output terminal connected with the first reset terminal. By using the technical scheme provided by the utility model, the control accuracy of the pulse signal width can be improved, and the occupied chip area can be reduced.

【技术实现步骤摘要】
脉冲产生装置和包括该脉冲产生装置的芯片
本技术涉及集成电路
，特别涉及一种脉冲产生装置和包括该脉冲产生装置的芯片。
技术介绍
本部分的描述仅提供与本技术公开相关的背景信息，而不构成现有技术。现有的集成电路中通常使用单稳态触发器来产生具有固定宽度的脉冲信号。单稳态触发器是一种具有稳态和暂稳态两种工作状态的基本脉冲单元电路，其可以广泛地应用于脉冲的整形、延迟、定时以及时间测量等，是现代集成电路设计不可或缺的电路模块。单稳态触发器一般由逻辑门电路和RC电路组成，并且可以通过电容充电或放电来控制所产生的脉冲信号的宽度。例如，如图1所示，单稳态触发器可以由或非门G1、非门G2、电容(C,Cd)和电阻(R,Rd)组成，其中，电容C和电阻R构成RC电路，电容Cd和电阻Rd构成一个时间常数很小的微分电路，该微分电路主要用于将VI端较宽的矩形触发脉冲信号信号转换为Vd端较窄的尖触发脉冲信号信号。该单稳态触发器的工作原理如下：当单稳态触发器处于稳态时，VI端的电压等于0，Vd处的电压等于0，V12处的电压等于VDD，Vo处的电压等于0，Vo1处的电压等于VDD，电容C两端的电压差等于0；当接收到触发脉冲信号时，VI端的电压和Vd端的电压均大于门电路的阈值电压VTH，Vo1处的电压等于0，V12处的电压等于0，Vo处的电压等于VDD，此时该单稳态触发器进入暂稳态；当对电容C进行充电使得其两端电压上升至VTH时，即V12处的电压上升至VTH时，Vo处的电压等于0，此时该单稳态触发器退出暂稳态，其输出的脉冲宽度等于暂稳态持续时间；在该单稳态触发器退出暂稳态之后，Vd处的电压恢复为0，Vo1处的电压等于VDD，V12处的电压等于VDD+VTH，电容C两端的电压为VTH；当对电容C进行放电以使V12处的电压等于VDD时，该单稳态触发器恢复至稳态。在实现本技术的过程中，专利技术人发现现有技术中至少存在如下问题：单稳态触发器产生的脉冲信号的宽度取决于充电回路中电容和电阻构成的时间常数，然而使用集成电路工艺制造的电容和电阻的精度较差，这导致所制造的单稳态触发器产生的脉冲信号的宽度与设计目标值有较大偏差，从而降低了脉冲信号的宽度的控制精度，也影响了集成有单稳态触发器的芯片的性能。而且，由于现有集成电路制造工艺必然存在波动，这可能会导致放电回路中晶体管的驱动能力和门电路的阈值电压变化，从而进一步恶化了所产生的脉冲宽度的控制精度。此外，当需要产生宽度较大的脉冲时，在集成电路中制造较大值的电容和电阻会占用较大的芯片面积，这可能会降低集成电路的集成密度，并且增加芯片的制造成本。
技术实现思路
本技术的目的是提供一种脉冲产生装置和包括该脉冲产生装置的芯片，以提高脉冲信号的宽度的控制精度，并且减少所占用的芯片面积。为了解决上述技术问题，本技术提供了一种脉冲产生装置，该脉冲产生装置可以包括：第一逻辑电路，其包括接收触发信号的第一输入端、第一重置端、输出响应于所述触发信号而产生的脉冲信号的第一输出端以及第二输出端，其中，在所述第一逻辑电路处于稳定状态时，所述第一输出端与所述第二输出端的电平状态相反；多位计数器，其包括接收时钟信号的第二输入端、与所述第二输出端连接的第二重置端以及输出所记录的针对所述时钟信号的计数的多个第三输出端；以及第二逻辑电路，其包括与至少一个所述第三输出端连接的第三输入端以及与所述第一重置端连接的第四输出端，并且所述第二逻辑电路根据所述多位计数器的计数状态而通过所述第四输出端向所述第一逻辑电路反馈重置信号。可选地，所述第一逻辑电路包括SR锁存器或者由D锁存器构成的具有等同于所述SR锁存器的功能的逻辑门电路。可选地，所述SR锁存器包括两个CMOS或非门电路或者两个CMOS与非门电路，所述第二逻辑电路包括多输入与门电路或者多输入非门电路。可选地，所述多位计数器包括多位二进制计数器、多位十进制计数器、多位环形计数器或移位寄存器型计数器。可选地，至少两个所述第三输入端与所述多位计数器中的对应的至少两个所述第三输出端连接。可选地，所述第二逻辑电路还包括与所述第三输入端对应的参考端，并且当与所述第三输入端的电平对应的第一预设进制数值大于或等于与所述参考端的电平对应的第二预设进制数值时，所述第二逻辑电路产生的所述重置信号为有效电平。本技术还提供了另一种脉冲产生装置，该脉冲产生装置可以包括：第一逻辑电路，其包括接收触发信号的第一输入端、第一重置端、输出响应于所述触发信号而产生的脉冲信号的第一输出端以及第二输出端，其中，在所述第一逻辑电路处于稳定状态时，所述第一输出端与所述第二输出端的电平状态相反；以及多位计数器，其包括接收时钟信号的第二输入端、与所述第二输出端连接的第二重置端以及输出所记录的针对所述时钟信号的计数的多个第三输出端，其中，多个所述第三输出端中的一个所述第三输出端与所述第一重置端连接，并且一个所述第三输出端的电平状态与所述第一重置端的有效电平一致。可选地，所述第一逻辑电路包括SR锁存器或者由D锁存器构成的具有等同于所述SR锁存器的功能的逻辑门电路。本技术还提供了一种芯片，该芯片中可以集成有上述脉冲产生装置。可选地，所述芯片包括单光子雪崩二极管阵列、硅光电倍增器或时间数字转换器。由以上本技术提供的技术方案可见，本技术通过利用第一逻辑电路、多位计数器和第二逻辑电路等逻辑电路来实现产生固定宽度的脉冲信号，该脉冲信号可以保留触发信号的时间信息，并且脉冲信号的宽度由时钟信号的周期和多位计数器的计数状态决定，这排除了使用集成电路工艺制造的电容、电阻的精度误差对脉冲信号的宽度控制的影响，从而可以提高脉冲信号的宽度的控制精度，并且还可以减少所占用的芯片面积。附图说明为了更清楚地说明本技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是现有技术中的单稳态触发器的结构示意图；图2是本技术提供的一种脉冲产生装置的结构示意图；图3是本技术提供的另一种脉冲产生装置的结构示意图；图4是本技术提供的另一种脉冲产生装置的结构示意图；图5是本技术提供的另一种脉冲产生装置的结构示意图；图6是本技术提供的另一种脉冲产生装置的结构示意图；图7是图4中所示的脉冲产生装置产生脉冲信号的时序图；图8是图5中所示的脉冲产生装置产生脉冲信号的时序图；图9是本技术提供的另一种脉冲产生装置的结构示意图；图10是本技术提供的另一种脉冲产生装置的结构示意图；图11是图10中所示的脉冲产生装置产生脉冲信号的时序图。具体实施方式下面将结合本技术中的附图，对本技术本文档来自技高网...

【技术保护点】
1.一种脉冲产生装置，其特征在于，所述脉冲产生装置包括：/n第一逻辑电路，其包括接收触发信号的第一输入端、第一重置端、输出响应于所述触发信号而产生的脉冲信号的第一输出端以及第二输出端，其中，在所述第一逻辑电路处于稳定状态时，所述第一输出端与所述第二输出端的电平状态相反；/n多位计数器，其包括接收时钟信号的第二输入端、与所述第二输出端连接的第二重置端以及输出所记录的针对所述时钟信号的计数的多个第三输出端；以及/n第二逻辑电路，其包括与至少一个所述第三输出端连接的第三输入端以及与所述第一重置端连接的第四输出端，并且所述第二逻辑电路根据所述多位计数器的计数状态而通过所述第四输出端向所述第一逻辑电路反馈重置信号。/n

【技术特征摘要】
1.一种脉冲产生装置，其特征在于，所述脉冲产生装置包括：
第一逻辑电路，其包括接收触发信号的第一输入端、第一重置端、输出响应于所述触发信号而产生的脉冲信号的第一输出端以及第二输出端，其中，在所述第一逻辑电路处于稳定状态时，所述第一输出端与所述第二输出端的电平状态相反；
多位计数器，其包括接收时钟信号的第二输入端、与所述第二输出端连接的第二重置端以及输出所记录的针对所述时钟信号的计数的多个第三输出端；以及
第二逻辑电路，其包括与至少一个所述第三输出端连接的第三输入端以及与所述第一重置端连接的第四输出端，并且所述第二逻辑电路根据所述多位计数器的计数状态而通过所述第四输出端向所述第一逻辑电路反馈重置信号。


2.根据权利要求1所述的脉冲产生装置，其特征在于，所述第一逻辑电路包括SR锁存器或者由D锁存器构成的具有等同于所述SR锁存器的功能的逻辑电路。


3.根据权利要求2所述的脉冲产生装置，其特征在于，所述SR锁存器包括两个CMOS或非门电路或者两个CMOS与非门电路，所述第二逻辑电路包括多输入与门电路或者多输入非门电路。


4.根据权利要求1所述的脉冲产生装置，其特征在于，所述多位计数器包括多位二进制计数器、多位十进制计数器、多位环形计数器或移位寄存器型计数器。


5.根据权利要求1所述的脉冲产生装置，其特征在于，至少两个所述第三输入端与所述多位计数器中的对应的至少两...

【专利技术属性】
技术研发人员：张玺，徐青，王麟，
申请(专利权)人：湖北京邦科技有限公司，
类型：新型
国别省市：湖北;42