半导体器件制造技术

公开了一种半导体器件，在衬底上设置有外延层，在外延层上表面设置有漂移区、源端掺杂区和漏端掺杂区，栅极结构在源端掺杂区至漏端掺杂区之间形成沟道区，其中，漂移区中还设置有掺杂类型与漂移区掺杂类型相反的至少两层注入层，注入层深度大于漏端掺杂区，每层注入层均包括多个小岛结构的注入区，且相邻注入层的多个小岛结构的注入区相互交错。本发明专利技术的半导体器件形成三维的降低表面电场结构，提升了降低表面电场的效果，提升了半导体器件的击穿电压，降低了比导通电阻。

【技术实现步骤摘要】
半导体器件
本专利技术涉及半导体
，特别涉及一种半导体器件。
技术介绍
LDMOS(Lateraldouble-diffusedMOStransistors，横向双扩散金属氧化物半导体)器件是一种良好的半导体，满足了高耐压，实现了功率控制等方面的要求。为了提升功率LDMOS的电学特性，通常需要提升其击穿电压(BV)，并降低其比导通电阻。常见的技术有超结技术，降低表面电场(ReducedSURfaceField，降低表面电场)技术，槽栅技术。其中，传统利用降低表面电场原理的器件结构通常会在漂移区内部或表面注入P型区，以辅助耗尽漂移区，提升器件的击穿电压，降低比导通电阻。该传统降低表面电场器件通常只有P型区的上表面和下表面会参与辅助耗尽漂移区，辅助耗尽效果弱。
技术实现思路
鉴于上述问题，本专利技术的目的在于提供一种半导体器件，从而提高降低表面电场的效果，提升半导体器件的电学特性。根据本专利技术的一方面，提供一种半导体器件，其特征在于，包括：衬底；外延层，位于所述衬底上；漂移区，设置本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底；/n外延层，位于所述衬底上；/n漂移区，设置在所述外延层上表面；/n源端掺杂区，位于所述外延层的上表面；/n漏端掺杂区，设置在所述漂移区的上表面；/n栅极结构，设置在所述外延层上；/n其中，所述漂移区中漏端掺杂区以下位置处还包括至少两层注入层，所述至少两层注入层的掺杂类型与所述漂移区的掺杂类型相反，且每层所述至少两层注入层包括多个小岛结构的注入区，所述至少两层注入层的相邻层之间的多个小岛结构的注入区位置相互错开。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底；
外延层，位于所述衬底上；
漂移区，设置在所述外延层上表面；
源端掺杂区，位于所述外延层的上表面；
漏端掺杂区，设置在所述漂移区的上表面；
栅极结构，设置在所述外延层上；
其中，所述漂移区中漏端掺杂区以下位置处还包括至少两层注入层，所述至少两层注入层的掺杂类型与所述漂移区的掺杂类型相反，且每层所述至少两层注入层包括多个小岛结构的注入区，所述至少两层注入层的相邻层之间的多个小岛结构的注入区位置相互错开。


2.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区为均匀分布。


3.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区在所述半导体器件的横截面上由源端掺杂区至漏端掺杂区的密度渐变。


4.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层中深度深的注入层的小岛结构的注入区的密度大于或小于深度浅的注入层的小岛结构的注入区的密度。


5.根据权利要求1所述的半导...

【专利技术属性】
技术研发人员：葛薇薇，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：发明
国别省市：浙江;33