一种半导体结构制造技术

本发明专利技术提供了一种半导体结构，包括存储阵列单元，该存储阵列单元具有衬底、位于衬底上的存储阵列、以及位于存储阵列周边的第一键合区，该第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区，本发明专利技术提供的半导体结构是将外围驱动电路单元设置于存储阵列单元的投影上方，即与存储阵列单元分别设置，在形成存储阵列的存储阵列单元中不再设置外围驱动电路，利用晶圆键合技术将第一键合区与外围驱动电路单元中相对应的第二键合区相键合，实现存储阵列单元中的衬底、多条字线、多条位线以及多条源极线与外围驱动电路单元中相对应的驱动电路电连接，从而使得该半导体结构在垂直方向上呈三维结构，减小了其尺寸。

【技术实现步骤摘要】
一种半导体结构
本专利技术涉及微电子
，特别涉及一种半导体结构。
技术介绍
闪存是一种广泛使用的非易失性计算机存储技术，通常采用浮栅或者电荷捕获结构在场效应晶体管中存储电荷，构成存储单元。NOR型闪存具有完全随机存取功能，可用于进行数据存储或执行程序代码存储。现有技术下的NOR型闪存，是将其存储区域以及其外围驱动电路制作在同一片晶圆上，但是，这种平面结构的NOR型闪存生产周期长，器件占用的面积较大，集成度较低。
技术实现思路
本申请提供了一种半导体结构，有效地解决了因平面结构的NOR型闪存尺寸较大的问题，减小了器件面积，提高了集成度。为了解决上述问题，本专利技术提供了一种半导体结构，包括：存储阵列单元，具有衬底、位于所述衬底上的存储阵列、以及位于所述存储阵列周边的第一键合区；所述存储阵列包含多条字线、多条位线以及多条源极线，所述第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区；所述第一衬底引出键合区用于所述衬底的引出，所述第一位线键合区用于所述位线的引出，所述第一字线键合区用于所述字线的引出，所述第一源极线键合区用于所述源极线的引出。进一步地，所述半导体结构还包括：外围驱动电路单元，位于所述存储阵列单元的投影上方，包括位于所述外围驱动电路单元中部的外围驱动电路，以及位于所述外围驱动电路周边的第二键合区；所述第二键合区包括第二衬底引出键合区、第二位线键合区、第二字线键合区以及第二源极线键合区；所述外围驱动电路包括供电电路、字线译码器电路、位线译码器电路、源极线译码器电路；其中，所述第一衬底引出键合区与所述第二衬底引出键合区键合，以实现所述存储阵列中的衬底与所述供电电路的连接，所述第一位线键合区与所述第二位线键合区连接，以实现所述位线与所述位线译码器电路的连接，所述第一字线键合区与所述第二字线键合区键合，以实现所述字线与所述字线译码器电路的连接，所述第一源极线键合区与所述第二源极线键合区键合，以实现所述源极线与所述源极线译码器电路连接。进一步地，所述外围驱动电路还包括逻辑控制电路；用于对所述供电电路、字线译码器电路、位线译码器电路和所述源极线译码器电路进行控制。进一步地，所述衬底包括三重P型掺杂阱及其外围的深N型掺杂阱，所述第一衬底引出键合区包括多个位于所述存储阵列周围其中任一角隅处的第一衬底键合单元，所述第一衬底键合单元将所述三重P型掺杂阱以及所述深N型掺杂阱引出。进一步地，所述第一位线键合区位于所述存储阵列周边至少其中一侧边。进一步地，所述位线均与位于所述存储阵列周边的一侧侧边的第一位线键合区中的第一位线键合单元连接，所述第一位线键合单元交错设置。进一步地，相邻的位线分别与位于所述存储阵列周边的两侧侧边的第一位线键合区中的第一位线键合单元连接。进一步地，所述第一字线键合区位于所述存储阵列周边至少其中一侧边。进一步地，所述第一源极线键合区位于所述存储阵列周边至少其中一侧边。进一步地，所述多条源极线之间置一条虚拟源极线，每条所述源极线具有多个所述第一源极线键合单元。进一步地，所述存储阵列为NOR型闪存架构。进一步地，所述外围电路还包括地址控制寻址单元、输入输出控制逻辑单元、算法控制逻辑单元、指令状态控制逻辑单元、静态随机存储器SRAM、冗余替换控制单元、页缓冲器、电荷泵、参考基准源、上电复位、管脚和静电放电ESD结构、电源管理单元、数模模数转换器、人工智能算法单元中的至少一种。本专利技术的有益效果为：本专利技术提供了一种半导体结构，包括存储阵列单元，该存储阵列单元具有衬底、位于衬底上的存储阵列、以及位于存储阵列周边的第一键合区，该第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区，其中，第一衬底引出键合区用于衬底的引出，第一位线键合区用于位线的引出，第一字线键合区用于字线的引出，第一源极线键合区用于源极线的引出。本专利技术提供的半导体结构是将外围驱动电路单元设置于存储阵列单元的投影上方，即与存储阵列单元分别设置，这样在形成存储阵列的存储阵列单元中不再设置外围驱动电路，当然，在设置外围驱动电路的外围驱动电路单元中也不再设置存储阵列，因此利用晶圆键合技术将第一键合区与外围驱动电路单元中相对应的第二键合区相键合，可以实现存储阵列单元中的衬底、多条字线、多条位线以及多条源极线与外围驱动电路单元中相对应的驱动电路电连接，从而使得该半导体结构在垂直方向上呈三维结构，减小了其尺寸。附图说明为了更清楚地说明本专利技术的技术方案，下面将对根据本专利技术而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例所提供的半导体结构的正视结构示意图；图2是本专利技术实施例所提供的存储阵列单元的结构示意图；图3是本专利技术实施例所提供的外围驱动电路单元的结构示意图；图4是本专利技术实施例所提供的第一衬底引出键合区的结构示意图；图5是本专利技术实施例所提供的第一位线键合区的结构示意图；图6是本专利技术实施例所提供的第一位线键合区的另一结构示意图；图7是本专利技术实施例所提供的第一字线键合区的结构示意图；图8是本专利技术实施例所提供的第一源极线键合区的结构示意图。具体实施方式以下各实施例的说明是参考附加的图示，用以例示本专利技术可用以实施的特定实施例。本专利技术所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。在图中，结构相似的单元是用以相同标号表示。需要说明的是，本专利技术附图中的厚度和形状不反映真实比例，目的只是示意说明本专利技术而成的各实施内容。本专利技术针对现有的平面结构下的闪存，因其尺寸较大，而导致使用该闪存时有较大空间被占用的问题，本专利技术实施例用以解决该问题，并以NOR型闪存为例进行阐述说明。请参阅图1，图1是根据本专利技术而成的实施例所提供的半导体结构的正视结构示意图，从图中可以很直观的看到根据本专利技术而成的实施例的各组成部分，以及各组成部分的相对位置关系。如图1所示，该半导体结构100包括存储阵列单元110以及外围驱动电路单元120，且外围驱动电路单元120位于存储阵列单元110的投影上方。请参阅图2，图2是根据本专利技术而成的实施例所提供的存储阵列单元110的结构示意图，从图中可以很直观的看到根据本专利技术而成的实施例的各组成部分，以及各组成部分的相对位置关系。该存储阵列单元110具有：衬底111、位于衬底111上的存储阵列112、以及位于存储阵列112周边的第一键合区113。如图2所示，在本实施例中，第一键合区113中的第一位线键合区1132、第一字线键合区1133与存储阵列1本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n存储阵列单元，具有衬底、位于所述衬底上的存储阵列、以及位于所述存储阵列周边的第一键合区；/n所述存储阵列包含多条字线、多条位线以及多条源极线，所述第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区；所述第一衬底引出键合区用于所述衬底的引出，所述第一位线键合区用于所述位线的引出，所述第一字线键合区用于所述字线的引出，所述第一源极线键合区用于所述源极线的引出。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
存储阵列单元，具有衬底、位于所述衬底上的存储阵列、以及位于所述存储阵列周边的第一键合区；
所述存储阵列包含多条字线、多条位线以及多条源极线，所述第一键合区包括第一衬底引出键合区、第一位线键合区、第一字线键合区以及第一源极线键合区；所述第一衬底引出键合区用于所述衬底的引出，所述第一位线键合区用于所述位线的引出，所述第一字线键合区用于所述字线的引出，所述第一源极线键合区用于所述源极线的引出。


2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：外围驱动电路单元，位于所述存储阵列单元的投影上方，包括位于所述外围驱动电路单元中部的外围驱动电路，以及位于所述外围驱动电路周边的第二键合区；所述第二键合区包括第二衬底引出键合区、第二位线键合区、第二字线键合区以及第二源极线键合区；所述外围驱动电路包括供电电路、字线译码器电路、位线译码器电路、源极线译码器电路；
其中，所述第一衬底引出键合区与所述第二衬底引出键合区键合，以实现所述衬底与所述供电电路的电连接；所述第一位线键合区与所述第二位线键合区键合，以实现所述位线与所述位线译码器电路的电连接；所述第一字线键合区与所述第二字线键合区键合，以实现所述字线与所述字线译码器电路的电连接；所述第一源极线键合区与所述第二源极线键合区键合，以实现所述源极线与所述源极线译码器电路电连接。


3.根据权利要求2所述的半导体结构，其特征在于，所述外围电路还包括：逻辑控制电路；用于对所述供电电路、字线译码器电路、位线译码器电路和所述源极线译码器电路进行控制。


4.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括三重P型掺杂阱及其外...

【专利技术属性】
技术研发人员：曹开玮，孙鹏，周俊，占琼，黄蔚，侯春源，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42