移位寄存器制造技术

一种移位寄存器包括锁存时钟发生电路和时钟锁存电路。锁存时钟发生电路基于第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号来产生锁存时钟信号和反相锁存时钟信号。时钟锁存电路同步于从第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号中选择的一个信号来锁存控制信号。时钟锁存电路还同步于锁存时钟信号或反相锁存时钟信号来锁存被锁存的控制信号，以产生移位控制信号并将其输出。

【技术实现步骤摘要】
移位寄存器相关申请的交叉引用本申请要求于2019年3月5日提交的申请号为10-2019-0025321的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言涉及移位寄存器，并且更具体地，涉及利用多相内部时钟信号来操作的移位寄存器。
技术介绍
移位寄存器可以用于通过与时钟信号同步地将控制信号移位相对短的时段或相对长的时段来控制在电子电路中执行的各种操作的运行顺序。最近，利用多相内部时钟信号操作的移位寄存器已经用在各种电子电路中，以提高电子电路的操作速度。
技术实现思路
根据一个实施例，一种移位寄存器可以包括锁存时钟发生电路和时钟锁存电路。锁存时钟发生电路可以被配置为基于第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号来产生锁存时钟信号和反相锁存时钟信号。时钟锁存电路可以被配置为同步于从第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号中选择的一个信号来锁存控制信号。时钟锁存电路可以被配置为同步于锁存时钟信号或反相锁存时钟信号来锁存被本文档来自技高网...

【技术保护点】
1.一种移位寄存器，包括：/n锁存时钟发生电路，其被配置为基于第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号来产生锁存时钟信号和反相锁存时钟信号；以及/n时钟锁存电路，其被配置为同步于从所述第一内部时钟信号、所述第一反相内部时钟信号、所述第二内部时钟信号和所述第二反相内部时钟信号中选择的一个信号来锁存控制信号，并且被配置为同步于所述锁存时钟信号或所述反相锁存时钟信号来锁存被锁存的控制信号，以产生移位控制信号并将其输出。/n

【技术特征摘要】
20190305 KR 10-2019-00253211.一种移位寄存器，包括：
锁存时钟发生电路，其被配置为基于第一内部时钟信号、第一反相内部时钟信号、第二内部时钟信号和第二反相内部时钟信号来产生锁存时钟信号和反相锁存时钟信号；以及
时钟锁存电路，其被配置为同步于从所述第一内部时钟信号、所述第一反相内部时钟信号、所述第二内部时钟信号和所述第二反相内部时钟信号中选择的一个信号来锁存控制信号，并且被配置为同步于所述锁存时钟信号或所述反相锁存时钟信号来锁存被锁存的控制信号，以产生移位控制信号并将其输出。


2.如权利要求1所述的移位寄存器，
其中，当所述第一反相内部时钟信号或所述第二反相内部时钟信号具有不同于第二逻辑电平的第一逻辑电平时，所述锁存时钟信号具有所述第二逻辑电平；以及
其中，当所述第一反相内部时钟信号和所述第二反相内部时钟信号两者都具有所述第二逻辑电平时，所述锁存时钟信号具有所述第一逻辑电平。


3.如权利要求1所述的移位寄存器，
其中，当所述第一内部时钟信号或所述第二内部时钟信号具有不同于第二逻辑电平的第一逻辑电平时，所述反相锁存时钟信号具有所述第二逻辑电平；以及
其中，当所述第一内部时钟信号和所述第二内部时钟信号两者都具有所述第二逻辑电平时，所述反相锁存时钟信号具有所述第一逻辑电平。


4.如权利要求1所述的移位寄存器，还包括：第一内部时钟发生电路，其被配置为对时钟信号进行分频以产生所述第一内部时钟信号，并且被配置为将所述第一内部时钟信号反相以产生所述第一反相内部时钟信号。


5.如权利要求4所述的移位寄存器，还包括：第二内部时钟发生电路，其被配置为对所述时钟信号进行分频以产生所述第二内部时钟信号，并且被配置为将所述第二内部时钟信号反相以产生所述第二反相内部时钟信号。


6.如权利要求1所述的移位寄存器，其中，所述时钟锁存电路被配置为同步于所述第一内部时钟信号的边沿来锁存所述控制信号，并且被配置为同步于所述锁存时钟信号的边沿来锁存所述被锁存的控制信号，以产生所述移位控制信号。


7.如权利要求6所述的移位寄存器，其中，所述边沿被设置为所述第一内部时钟信号的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点。


8.如权利要求1所述的移位寄存器，其中，所述时钟锁存电路包括：
第一时钟锁存器，其被配置为同步于所述第一内部时钟信号的第一边沿来锁存所述控制信号，以产生第一锁存信号；
第二时钟锁存器，其被配置为同步于所述第一内部时钟信号的另一个第一边沿来锁存所述第一锁存信号，以产生第二锁存信号；
第三时钟锁存器，其被配置为同步于所述锁存时钟信号的第一边沿来锁存所述第二锁存信号，以产生第三锁存信号；以及
第四时钟锁存器，其被配置为同步于所述锁存时钟信号的另一个第一边沿来锁存所述第三锁存信号，以产生所述移位控制信号。


9.如权利要求1所述的移位寄存器，其中，所述时钟锁存电路被配置为同步于所述第一内部时钟信号的边沿来锁存所述控制信号，并且被配置为同步于所述反相锁存时钟信号的边沿来锁存所述被锁存的控制信号，以产生所述移位控制信号。


10.如权利要求9所述的移位寄存器，
其中，所述第一内部时钟信号的边沿被设置为所述第一内部时钟信号的逻辑电平从逻辑“高”电平变为逻辑“低”电平的时间点；以及
其中，所述反相锁存时钟信号的边沿被设置为所述反相锁存时钟信号的逻辑电平从逻辑“低”电平变为逻辑“高”电平的时间点。


11.如权利要求1所述的移位寄存器，
其中，所述控制信号包括第一控制信号和...

【专利技术属性】
技术研发人员：崔谨镐，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR