刻蚀沟槽的方法技术

本申请涉及半导体技术领域，具体涉及一种刻蚀沟槽的方法，包括以下步骤：在半导体基体上形成模氧化层；在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合；对所述硬掩模层进行构图；基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。本申请通过在在硅源气体中添加掺杂气体沉积形成硬掩模层，这样能让深宽比的电容器在模氧化层刻蚀时，减少硬掩模层膜厚的损失，使得模氧化层可以按照目标关键尺寸进行刻蚀，降低了模氧化层的刻蚀难度。

【技术实现步骤摘要】
刻蚀沟槽的方法
本申请涉及半导体
，具体涉及一种刻蚀沟槽的方法。
技术介绍
动态随机存储器(DynamicRandomAccessMemory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的DRAM存储单元组成，如图1-3所示，每个DRAM存储单元100'均包括单个电容器10'(Capacitor)和与之串联耦合的单个晶体管11'。半导体基体上的层间绝缘层110'刻蚀形成接触孔，于接触孔内沉积形成电容导电塞111'。电容器10'在模氧化层102'刻蚀(Moldoxideetch)时，依次刻蚀第一模氧化层102'、支撑层103'、第二模氧化层104'、阻挡层105'，与此同时500-600nm膜厚的未掺杂的多晶硅硬掩模101'(Un-dopedPolySihardmask)也会一起被消耗。随着电容器10'深宽比(Aspectratio)的增加，模氧化层102'(moldoxide)的刻蚀厚度增加，未掺杂的多晶硅(Un-dopedPolySi)损失严重,进而导致模氧化层102'的关键尺寸(MoldoxideCD)变大至CD'(标准关键尺寸为CD)或是在模氧化层102'完全被刻蚀前,未掺杂的多晶硅就已经完全被消耗完，最终导致图案化(Pattern)进行困难。若增加多晶硅的膜厚，则会发生产量(Throughput)减少、周期(PMPeriodicmanagement)缩短、颗粒(Particle)增加等问题，因此很难再增加多晶硅的膜厚。
技术实现思路
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种刻蚀沟槽的方法，降低了硬掩模层在模氧化层刻蚀过程中的损失。为了实现上述目的，本申请第一方面提供了一种刻蚀沟槽的方法，包括以下步骤：在半导体基体上形成模氧化层；在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合。对所述硬掩模层进行构图；基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1为现有技术中DRAM的立体图；图2为现有技术中进行模氧化物刻蚀前的局部剖面图；图3为图2中进行模氧化物刻蚀后的局部剖面图，其中，CD为实际刻蚀的关键尺寸，CD'为目标关键尺寸；图4为本申请一些实施例的硼原子浓度与刻蚀速度的影响曲线图；图5为本申请一些实施例的硼原子掺杂、未掺杂的多晶硅对生长速度的影响曲线图；图6为本申请一些实施例的碳原子掺杂、未掺杂的多晶硅对刻蚀速度的影响曲线图。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。本申请公开了一种刻蚀沟槽的方法。在本申请的一个实施例中，特别地，该方法可以应用于制造DRAM器件时，形成电容凹槽。应该清楚，该方法并不仅限于制造DRAM器件以及其他电容凹槽结构，该实施例的目的仅仅用于示例。DRAM存储器件包括一电容器和一开关晶体管(图内未示)，本实施例将对电容器的制备方法进行详细描述，需要说明的是，刻蚀沟槽的步骤包含在电容器的制备步骤中。a:在半导体基体上的层间绝缘层刻蚀形成接触孔，于接触孔内沉积形成电容导电塞；电容导电塞的上表面与层间绝缘层的表面平齐，电容导电塞可以实现后续制作的电容器极板制作模具与半导体基体内器件的导电性连接。电容导电塞的另一端连接到半导体基体表面或其他导电层，所述的层间绝缘层可以直接位于半导体基体表面，也可以是多层集成电路中的其它介质层。b:在所述层间绝缘层的表面、电容导电塞的上表面沉积阻挡层；阻挡层的材料可以选自氮化硅材料。c：在阻挡层表面沉积预设厚度的第一模氧化层，便于步骤g所开电容沟槽深度达到预制作在沟槽内的电容器极板制作模具高度要求。d:在第一模氧化层的表面沉积支撑层。e:在支撑层的表面沉积第二模氧化层。f:在第二模氧化层上形成硬掩模层，所述硬掩模层的制备方法可以包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体可以选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合，即硬掩模层可以是硼元素、碳元素、氮元素中的任一种或至少两种与硅元素进行掺杂所形成。值得一提的是，硼源气体可以选自BCl3或B2H6，碳源气体可以选自C2H4或SiH3CH3，氮源气体可以选自NH3或N2H4。为了提高干法刻蚀的效果，需要保持掺杂气体中掺杂原子的浓度大于1E20cm-3，此外，为了使得多晶硅颗粒生长的一致性，需要保持掺杂气体中掺杂原子的浓度小于1E21cm-3。在本实施例中，添加掺杂气体沉积为原位沉积的方式；即硬掩模层选自硼原位掺杂硅层。具体地，如图4-5所示，当硬掩模层选自硼原位掺杂硅层时，颗粒生长速度(Growthrate)会急速上升，相反地,利用等离子体(Plasma)刻蚀硬掩模层的速度会急速减少,所以多晶硅硬掩模层(Polyhardmask)厚度消耗的慢，使得周期延长、颗粒减少，同时由于生长速度(Growthrate)的增加，让产量(Throughput)也有所提高。值得一提的是，也可以在硅源气体中添加碳源气体、氮源气体进行反应以沉积硬掩模层；即硬掩模层选自原位掺杂硅层或氮原位掺杂硅层。具体地，如图6所示，因为Si-C的结合能量为306KJ/mol，Si-N的结合能量为335KJ/mol；Si-Si的结合能量为222KJ/mol，Si-C,Si-N的结合能量比Si-Si强，这样可以降低硬掩模层的刻蚀速度。需要说明的是，掺杂气体除了可以单独选自硼源气体之外，还可以同时选用硼源气体和碳源气体、氮源气体，还可以同时通入碳源气体、氮源气体，具体地，通入掺杂气体进行沉积的沉积温度为400-450℃。此外，掺杂气体还可以单独选择碳源气体，还可以同时选择碳本文档来自技高网...

【技术保护点】
1.一种刻蚀沟槽的方法，其特征在于，包括以下步骤：/n在半导体基体上形成模氧化层；/n在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合；/n对所述硬掩模层进行构图；/n基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。/n

【技术特征摘要】
1.一种刻蚀沟槽的方法，其特征在于，包括以下步骤：
在半导体基体上形成模氧化层；
在所述模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合；
对所述硬掩模层进行构图；
基于所述硬掩模层形成的图案对模氧化层进行刻蚀形成沟槽。


2.根据权利要求1所述的刻蚀沟槽的方法，其特征在于，所述添加掺杂气体沉积为原位沉积的方式。


3.根据权利要求1所述的刻蚀沟槽的方法，其特征在于，所述硼源气体选自BCl3或B2H6。


4.根据权利要求1所述的刻蚀沟槽的方法，其特征在于，所述碳源气体选自C2H4或SiH3CH3。


5.根据权利要求1所述的刻蚀沟槽的方法，其特征在于，所述氮源气体选自NH3...

【专利技术属性】
技术研发人员：崔锺武，金成基，李俊杰，周娜，李琳，王垚，
申请(专利权)人：中国科学院微电子研究所，真芯北京半导体有限责任公司，
类型：发明
国别省市：北京;11