半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有伪栅结构，伪栅结构露出的基底上形成有层间介质层，层间介质层露出伪栅结构顶部；在相邻伪栅结构之间的层间介质层中形成隔离结构，隔离结构还延伸至基底中；形成隔离结构后，去除伪栅结构，在层间介质层内形成栅极开口；向栅极开口内填充栅电极材料，栅电极材料还覆盖层间介质层顶部；进行至少一次研磨处理，去除高于层间介质层顶部的栅电极材料，保留栅极开口内的栅电极材料作为栅电极层，研磨处理步骤包括：采用金属用研磨液进行第一研磨处理；采用去离子水进行第二研磨处理。通过第二研磨处理，降低层间介质层顶面形成有栅电极材料的残留物的概率，改善了器件性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着超大规模集成电路的发展趋势，集成电路越来越复杂，半导体器件技术节点不断减小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，例如：半导体器件漏电流大的问题。为了改善漏电流的问题，目前主要采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。而且，随着半导体器件尺寸的不断缩小，相邻晶体管之间的距离也随之缩小，相邻晶体管的源漏掺杂层容易出现相连(merge)的现象，从而引起相邻晶体管源区和漏区之间的桥接。为了防止相邻晶体管源区和漏区之间的桥接(source-drainbridge)，现有技术引入了单扩散隔断(singlediffusionbreak，SDB)隔离结构的制造技术。专利技术内容本专利技本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底上形成有伪栅结构，所述伪栅结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述伪栅结构侧壁且露出所述伪栅结构顶部；/n在相邻所述伪栅结构之间的所述层间介质层中形成隔离结构，所述隔离结构还延伸至所述基底中；/n形成所述隔离结构后，去除所述伪栅结构，在所述层间介质层内形成栅极开口；/n向所述栅极开口内填充栅电极材料，所述栅电极材料还覆盖所述层间介质层顶部；/n进行至少一次研磨处理，去除高于所述层间介质层顶部的栅电极材料，保留所述栅极开口内的栅电极材料作为栅电极层，所述研磨处理的步骤包括：采用金属用研磨液对所述栅电极材料进行第...

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有伪栅结构，所述伪栅结构露出的基底上形成有层间介质层，所述层间介质层覆盖所述伪栅结构侧壁且露出所述伪栅结构顶部；
在相邻所述伪栅结构之间的所述层间介质层中形成隔离结构，所述隔离结构还延伸至所述基底中；
形成所述隔离结构后，去除所述伪栅结构，在所述层间介质层内形成栅极开口；
向所述栅极开口内填充栅电极材料，所述栅电极材料还覆盖所述层间介质层顶部；
进行至少一次研磨处理，去除高于所述层间介质层顶部的栅电极材料，保留所述栅极开口内的栅电极材料作为栅电极层，所述研磨处理的步骤包括：采用金属用研磨液对所述栅电极材料进行第一研磨处理；在所述第一研磨处理后，采用去离子水对所述隔离结构进行第二研磨处理。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，向所述栅极开口内填充栅电极材料之后，在进行所述研磨处理之前，还包括：对所述栅电极材料进行预处理，去除部分厚度的所述栅电极材料，露出所述隔离结构顶部。


3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用化学机械研磨方式和回刻方式中的一种或两种，进行所述预处理。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述研磨处理的次数为3次至12次。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，在每一次研磨处理中，所述第二研磨处理的工艺时间为5秒至15秒。


6.如权利要求1所述的半导体结构的形成方法，其特征在于，在每一次研磨处理中，所述第二研磨处理的工艺时间为10秒至15秒。


7.如权利要求1所述的半导...

【专利技术属性】
技术研发人员：张庆，金懿，蒋莉，纪登峰，刘璐，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11