半导体装置的制造方法及半导体装置制造方法及图纸

提供一种半导体装置的制造方法，通过多个沟槽部、在2个沟槽部之间以第1深度和第1注入量注入第2导电型的掺杂剂而形成的第2导电型的接触区、以及在2个沟槽部之间与接触区在延伸方向上并排地配置的第1导电型的发射区，形成延伸方向上的长度为相邻的2个沟槽部之间的宽度以下，且延伸方向上的发射区的长度比接触区的长度大的单元，在单元的上方形成沟槽部之间的开口宽度比延伸方向上的接触区的长度小的接触孔，以比第1深度浅的第2深度和第1注入量以上的第2注入量在半导体基板的深度方向上注入第2导电型的掺杂剂而形成第2导电型的插塞区。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置的制造方法及半导体装置
本专利技术涉及半导体装置的制造方法及半导体装置。
技术介绍
以往，已知绝缘栅双极型晶体管(IGBT)等半导体装置(例如参照专利文献1、2和3)。在这样的半导体装置中，寻求小型化和微细化。专利文献1：日本特开2017-168829号公报专利文献2：日本特开2016-33993号公报专利文献3：日本特开2013-187440号公报
技术实现思路
技术问题因此，在半导体装置中，期望实现小型化和微细化，并且还防止RBSOA(ReverseBiasSafeOperatingArea：反向偏置安全工作区)耐量降低。技术方案在本专利技术的第1方式中，提供半导体装置的制造方法。可以通过多个沟槽部、第2导电型的接触区以及第1导电型的发射区形成单元。多个沟槽部可以从半导体基板的上表面设置到半导体基板的内部且在半导体基板的上表面沿着预先确定的延伸方向延伸。第2导电型的接触区可以通过在相邻的2个沟槽部之间以第1深度和第1注入量在半导体基板的深度方向上注入第2导电型的掺杂剂而形成。第1导电型的发射区可以在相邻的2个沟槽部之间与接触区在延伸方向上并排地配置且在半导体基板的上表面露出。单元可以是上述的延伸方向上的长度为相邻的2个沟槽部之间的宽度以下，且延伸方向上的发射区的长度比接触区的长度大。在单元的上方可以形成沟槽部之间的开口宽度比上述的延伸方向上的接触区的长度小的接触孔。在半导体装置的制造方法中，可以以比第1深度浅的第2深度和第1注入量以上的第2注入量在半导体基板的深度方向上注入第2导电型的掺杂剂而形成第2导电型的插塞区。可以以使单元的延伸方向上的长度为3.2μm以下的方式形成单元。可以以使沟槽部之间的接触孔的开口宽度为1.0μm以下的方式形成接触孔。可以以使沟槽部之间的接触孔的开口宽度比沟槽部的宽度小的方式形成接触孔和沟槽部。可以以使沟槽部之间的接触孔的开口宽度比第2深度大的方式形成接触孔。可以以使沟槽部之间的接触孔的开口宽度比沟槽部之间的插塞区的宽度小的方式形成接触孔和插塞区。可以以使半导体基板的深度方向上的插塞区的掺杂浓度的峰位置比从半导体基板的上表面起到接触区的掺杂浓度的峰位置为止的深度的1/2浅的方式形成插塞区和接触区。可以通过在延伸方向上使接触区的端部与掩模重叠而注入掺杂剂来形成插塞区。可以以使接触区的端部与掩模重叠的长度比沟槽部之间的接触孔的开口宽度小的方式形成接触孔。可以以第1温度对接触区进行第1时间的退火。可以以比第1温度低的第2温度对插塞区进行比第1时间短的第2时间的退火。可以在半导体基板还形成包含插塞区的二极管部，上述插塞区是不以第1深度和第1注入量注入第2导电型的掺杂剂，而以第2深度和第2注入量注入第2导电型的掺杂剂而形成。可以在半导体基板形成包含单元的主半导体元件部，并且与单元在同一工序中形成电流检测单元而形成感测半导体元件部。在本专利技术的第2方式中，提供半导体装置。半导体装置可以具备：半导体基板、沟槽部、第2导电型的基区、第2导电型的接触区、发射区、第2导电型的插塞区和接触孔。沟槽部可以从半导体基板的上表面设置到半导体基板的内部。沟槽部可以被设置为在半导体基板的上表面沿着预先确定的延伸方向延伸。第2导电型的基区在半导体基板的内部可以被设置得比沟槽部浅。第2导电型的接触区在半导体基板的内部可以被设置于基区的上方。发射区在半导体基板的内部可以与接触区并排地设置于基区的上方。第2导电型的插塞区在半导体基板的内部可以被设置得比接触区的深度浅。第2导电型的插塞区的掺杂浓度可以比接触区的掺杂浓度高。接触孔可以设置于接触区和发射区的上方。接触孔的沟槽部之间的开口宽度可以比接触区的上述的延伸方向上的长度小。由接触区和发射区形成的单元在延伸方向上的长度可以为相邻的2个沟槽部之间的宽度以下，且延伸方向上的发射区的长度比接触区的长度大。将插塞区的掺杂浓度在半导体基板的深度方向上积分而得的第1积分浓度可以为将接触区的掺杂浓度在半导体基板的深度方向上积分而得的第2积分浓度以上。附图说明图1是局部地示出本专利技术的实施方式的半导体装置100的上表面的一个例子的图。图2是图1中的区域A的放大图。图3是表示图2中的a-a'截面的一个例子的图。图4是表示图2中的b-b'截面的一个例子的图。图5是表示比较例的半导体装置150的上表面的图。图6是表示图5中的i-i'截面的图。图7是表示图5中的j-j'截面的图。图8是表示沿着图3中的c-c'截面的掺杂浓度分布的一个例子的图。图9是表示本例的半导体装置100和比较例的半导体装置150的即将RBSOA击穿前电流值的图。图10是局部地示出本专利技术的实施方式的半导体装置100的上表面的另一个例子的图。图11是图10中的区域C的放大图。图12是表示图11中的e-e'截面的一个例子的图。图13是局部地示出本专利技术的实施方式的半导体装置100的上表面的另一个例子的图。图14是图13中的区域D的放大图。图15是表示图14中的f-f'截面的一个例子的图。图16是表示图14中的g-g'截面的一个例子的图。图17是局部地示出本专利技术的实施方式的半导体装置200的上表面的一个例子的图。图18是图17中的区域E的放大图。图19是表示图18中的m-m'截面的一个例子的图。图20是表示本专利技术的一个实施方式的半导体装置300的上表面的结构的图。图21是图20中的感测半导体元件部119附近的放大图。图22是表示本专利技术的实施方式的半导体装置的制造方法的概要的一个例子的图。图23是表示本专利技术的实施方式的半导体装置的制造方法的一个例子的图。图24是表示在图22中的步骤S1010、步骤S1012和步骤S1022中在掺杂剂注入时所使用的掩模的一个例子的示意图。符号说明10···半导体基板，11···阱区，12···发射区，13···单元，14···基区，15···接触区，16···蓄积区，17···插塞区，18···漂移区，20···缓冲区，21···上表面，22···集电区，23···下表面，24···集电极，25···连接部，29···延伸部分，30···虚设沟槽部，31···前端部，32···虚设绝缘膜，34···虚设导电部，38···层间绝缘膜，39···延伸部分，40···栅极沟槽部，41···前端部，42···栅极绝缘膜，44···栅极导电部，46···第1栅极流道，48···栅极流道，49···接触孔，50···栅极金属层，51···第2栅极流道，52···发射极，54···接触孔，56···接触孔，60···台面部，62···台面部，64···台面部，70···晶体管部，80···二极管部，82···阴极区，90···边界部，92···边缘终端结构部，98···掩模，100·本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法，其特征在于，/n通过从半导体基板的上表面设置到所述半导体基板的内部且在所述半导体基板的上表面沿着预先确定的延伸方向延伸的多个沟槽部、在相邻的2个所述沟槽部之间朝着所述半导体基板的深度方向以第1深度和第1注入量注入第2导电型的掺杂剂而形成的第2导电型的接触区、以及在相邻的2个所述沟槽部之间沿着所述延伸方向与所述接触区并排地配置且在所述半导体基板的上表面露出的第1导电型的发射区，由此形成所述延伸方向上的长度为相邻的2个所述沟槽部之间的宽度以下，且所述延伸方向上的所述发射区的长度比所述接触区的长度大的单元，/n在所述单元的上方形成所述沟槽部之间的开口宽度比所述延伸方向上的接触区的长度小的接触孔，/n以比所述第1深度浅的第2深度和所述第1注入量以上的第2注入量在所述半导体基板的深度方向上注入第2导电型的掺杂剂而形成第2导电型的插塞区。/n

【技术特征摘要】
【国外来华专利技术】20180622 JP 2018-1187931.一种半导体装置的制造方法，其特征在于，
通过从半导体基板的上表面设置到所述半导体基板的内部且在所述半导体基板的上表面沿着预先确定的延伸方向延伸的多个沟槽部、在相邻的2个所述沟槽部之间朝着所述半导体基板的深度方向以第1深度和第1注入量注入第2导电型的掺杂剂而形成的第2导电型的接触区、以及在相邻的2个所述沟槽部之间沿着所述延伸方向与所述接触区并排地配置且在所述半导体基板的上表面露出的第1导电型的发射区，由此形成所述延伸方向上的长度为相邻的2个所述沟槽部之间的宽度以下，且所述延伸方向上的所述发射区的长度比所述接触区的长度大的单元，
在所述单元的上方形成所述沟槽部之间的开口宽度比所述延伸方向上的接触区的长度小的接触孔，
以比所述第1深度浅的第2深度和所述第1注入量以上的第2注入量在所述半导体基板的深度方向上注入第2导电型的掺杂剂而形成第2导电型的插塞区。


2.根据权利要求1所述的半导体装置的制造方法，其特征在于，以使所述单元的所述延伸方向上的长度为3.2μm以下的方式形成所述单元。


3.根据权利要求1或2所述的半导体装置的制造方法，其特征在于，以使所述沟槽部之间的所述接触孔的开口宽度为1.0μm以下的方式形成所述接触孔。


4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，以使所述沟槽部之间的所述接触孔的开口宽度比所述沟槽部的宽度小的方式形成所述接触孔和所述沟槽部。


5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，以使所述沟槽部之间的所述接触孔的开口宽度比所述第2深度大的方式形成所述接触孔。


6.根据权利要求1～5中任一项所述的半导体装置的制造方法，其特征在于，以使所述沟槽部之间的所述接触孔的开口宽度比所述沟槽部之间的所述插塞区的宽度小的方式形成所述接触孔和所述插塞区。


7.根据权利要求1～6中任一项所述的半导体装置的制造方法，其特征在于，以使所述半导体基板的深度方向上的所述插塞区的掺杂浓度的峰位置比从所述半导体基板的上表面起到所述接触区的掺杂浓度的峰位置为止的深度的1/2浅的方式形成所述插塞区和所述...

【专利技术属性】
技术研发人员：今川铁太郎，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP