使用自下而上氧化途径的具有削减沟道结构的栅极全环绕式集成电路结构制造技术

描述了具有去填充沟道结构的栅极全环绕式集成电路结构，以及使用自下而上氧化途径制备具有去填充沟道结构的栅极全环绕式集成电路结构的方法。例如，集成电路结构包括衬底上方的纳米线竖直布置。纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。栅极堆叠在纳米线竖直布置之上，并环绕一个或多个氧化纳米线。

【技术实现步骤摘要】
使用自下而上氧化途径的具有削减沟道结构的栅极全环绕式集成电路结构
本公开的实施例处于集成电路结构和处理，且特别地是具有削减（depopulate）沟道结构的栅极全环绕式集成电路结构，以及制备具有削减沟道结构的栅极全环绕式集成电路结构的方法的领域。
技术介绍
在过去的几十年里，集成电路中特征的缩放已成为日益增长的半导体工业背后的驱动力。缩放到越来越小的特征能够实现功能单元在半导体芯片的有限基板面（realestate）上的增大的密度。例如，使晶体管大小缩小允许将增大数量的存储器或逻辑装置结合到芯片上，导致制备带有增大的容量的产品。然而，对于越来越大容量的驱动并非没有问题。使每个装置的性能优化的必要性变得越来越显著。在集成电路器件的制造中，随着器件尺寸不断缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更普遍。在常规工艺中，三栅极晶体管一般在体硅衬底或绝缘体上硅衬底上制备。在一些实例中，由于体硅衬底成本较低，并且由于体硅衬底能够实现不那么复杂的三栅极制备工艺，因而体硅衬底是优选的。在另一方面，随着微电子器件尺寸缩小到低于10纳米（nm）节点，维持移动性改进和短沟道控制提供器件制备中的挑战。用于制备器件的纳米线提供改进的短沟道控制。然而，使多栅极和纳米线晶体管缩小并非没有结果。随着微电子电路系统的这些基本构建块的尺寸减小，并且随着在给定区域中制备的基本构建块的绝对数量增大，对用于使这些构建块图案化的光刻工艺的约束已变得势不可挡。特别地，在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸）与此类特征之间的间隔之间可能存在权衡。附图说明图1图示表示具有削减沟道结构的栅极全环绕式集成电路结构的横截面视图。图2图示表示具有削减沟道结构的另一栅极全环绕式集成电路结构的横截面视图。图3图示表示根据本公开的实施例的制备具有削减沟道结构的栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。图4A-4J图示根据本公开的实施例的制备栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。图5图示根据本公开的实施例的如沿着栅极线取得的非平面式集成电路结构的横截面视图。图6图示根据本公开的实施例的针对非端帽架构（左手边（a））相对自对准栅极端帽（SAGE）架构（右手边（b）），穿过纳米线和鳍取得的横截面视图。图7图示表示根据本公开的实施例的制备带有栅极全环绕式器件的自对准栅极端帽（SAGE）结构的方法中的各种操作的横截面视图。图8A图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。图8B图示根据本公开的实施例的如沿着a-a’轴取得的图8A的基于纳米线的集成电路结构的横截面源极或漏极视图。图8C图示根据本公开的实施例的如沿着b-b’轴取得的图8A的基于纳米线的集成电路结构的横截面沟道视图。图9A-9E图示表示根据本公开的实施例的制备鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。图10图示根据本公开的实施例的一个实现的计算装置。图11图示包括本公开的一个或多个实施例的插入器（interposer）。具体实施方式描述了具有削减沟道结构的栅极全环绕式集成电路结构和制备具有削减沟道结构的栅极全环绕式集成电路结构的方法。在下文中的描述中，陈述许多具体细节，诸如，具体集成及材料体系（materialregime），以便提供对本公开的实施例的透彻理解。将‎对本领域技术人员显而易见的是，可以不利用这些具体细节来实践本公开的实施例。在其它实例中，众所周知的特征（诸如，集成电路设计布局）未详细地被描述，以避免不必要地模糊本公开的实施例。此外，要领会的是，图中所示出的各种实施例是说明性表示，并且不一定按比例绘制。某一术语也可以仅出于参考目的而在以下描述中使用，并且因而不旨在为限制性的。例如，诸如“上部”、“下部”、“上方”以及“下方”之类的术语指所参考的附图中的方向。诸如“前面”、“背面”、“后方”以及“侧面”之类的术语描述在一致但任意的参考系内的部件的部分的取向和/或位置，该参考系通过参考描述在讨论的部件的文本及相关联的附图而被阐明。此类术语可以包括在上文中具体地提到的词、其派生词以及类似含义的词。本文中所描述的实施例可以涉及前道（FEOL）半导体处理及结构。FEOL是集成电路（IC）制备的第一部分，其中各个器件（例如，晶体管、电容器、电阻器等等）在半导体衬底或层中被图案化。FEOL一般覆盖一直到（但不包括）金属互连层的沉积的每件工艺事物。继最后的FEOL操作之后，结果通常是带有隔离的晶体管（例如，不带任何引线）的晶圆。本文中所描述的实施例可以涉及后道（BEOL）半导体处理及结构。BEOL是IC制备的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等等）通过晶圆上的布线（例如，一个或多个金属化层）被互连。BEOL包括接触点、绝缘层（电介质）、金属层级以及用于芯片到封装连接的接合部位。在制备阶段的BEOL部分中，形成接触点（焊盘）、互连引线、通孔以及介电结构。对于现代IC工艺，超过10个金属层可以添加于BEOL中。下文中所描述的实施例可以适用于FEOL处理及结构、BEOL处理及结构或FEOL和BEOL两者的处理及结构。特别地，虽然示范性处理方案可以使用FEOL处理场景来图示，但此类途径也可以适用于BEOL处理。同样地，虽然示范性处理方案可以使用BEOL处理场景来图示，但此类途径也可以适用于FEOL处理。本文中所描述的一个或多个实施例涉及用于纳米线晶体管沟道削减和纳米带晶体管沟道削减的自对准自下而上氧化。为了提供上下文，纳米线和/或纳米带互补金属氧化物半导体（CMOS）晶体管的集成面临产生带有不同强度的器件的挑战。在当前FinFET技术中，器件强度粒度通过变化器件沟道中的鳍的数量而实现。遗憾的是，该选择不易用于纳米线和纳米带架构，因为沟道竖直地堆叠。该要求对于其中NMOS和PMOS沟道以相同宽度图案化的自对准堆叠CMOS结构中的纳米线和/或纳米带（NW/NR）结构是更累人的（punishing）。解决上文中问题的先前尝试已包括：（1）使带有不同沟道宽度的NW/NR器件集成（仅是可用于要求复杂图案化的纳米带的选项）；或（2）将引线/带从源极/漏极或沟道区域消减地去除（subtractivelyremove）（对于堆叠CMOS架构具有挑战性的选项）。为了提供另外的上下文，对于不同电路类型，可能需要带有不同驱动电流的晶体管。本文中所公开的实施例涉及通过使器件结构中的纳米线晶体管沟道的数量削减（de-pop）而实现不同驱动电流。一个或多个实施例提供用于从晶体管结构删除离散数量的引线的途径。途径可以适合于带和引线（RAW）两者。此外，为了正确的电路功能，必须控制流过子鳍的晶体管泄漏电流。本文中所公开的实施例提供一种针对纳米线晶体管用于子鳍隔离的方法。对于削减，使用FinFET的技术能够使每个器件中的鳍的数量削减，以实现不同驱动电流强度。对于子鳍隔离，子鳍本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：/n衬底上方的纳米线竖直布置，所述纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线；/n栅极堆叠，所述栅极堆叠在所述纳米线竖直布置之上，并环绕所述一个或多个氧化纳米线。/n

【技术特征摘要】
20190104 US 16/2403691.一种集成电路结构，包括：
衬底上方的纳米线竖直布置，所述纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线；
栅极堆叠，所述栅极堆叠在所述纳米线竖直布置之上，并环绕所述一个或多个氧化纳米线。


2.如权利要求1所述的集成电路结构，其中所述一个或多个氧化纳米线在其上具有氧化催化剂层。


3.如权利要求2所述的集成电路结构，其中所述氧化催化剂层包括氧化铝。


4.如权利要求1、2或3所述的集成电路结构，进一步包括：
在所述纳米线竖直布置末端的外延源极或漏极结构。


5.如权利要求4所述的集成电路结构，其中所述外延源极或漏极结构是离散的外延源极或漏极结构。


6.如权利要求4所述的集成电路结构，其中所述外延源极或漏极结构是非离散外延源极或漏极结构。


7.如权利要求4所述的集成电路结构，其中所述栅极堆叠具有介电侧壁间隔物，并且所述外延源极或漏极结构是在所述栅极堆叠的所述介电侧壁间隔物下延伸的嵌入式外延源极或漏极结构。


8.如权利要求4所述的集成电路结构，进一步包括：
耦合到所述外延源极或漏极结构的一对导电接触点结构。


9.如权利要求8所述的集成电路结构，其中所述一对导电接触点结构是非对称的一对导电接触点结构。


10.如权利要求1、2或3所述的集成电路结构，其中所述纳米线竖直布置在鳍之上。


11.如权利要求1、2或3所述的集成电路结构，其中所述栅极堆叠包括高k栅极介电层和金属栅极电极。


12.一种集成电路结构，包括：
在衬底上方的纳米线第一竖直布置和纳米线第二竖直布置，所述纳米线第一竖直布置具有比所述纳米线第二竖直布置更大数量的有源纳米线，所述纳米线第一和第二竖直布置具有共面的最上部纳米线和共面的最底部纳米线，并且所述纳米线第二竖直布置具有氧化的最底部纳米线；
在所述纳米线第一竖直布置之上的第一栅极堆叠；以及
第二栅极堆叠，所述第二栅极堆叠在所述纳米线第二竖直布置之上，并环绕所述氧化的最底部纳米线。


13.如权利要求12所述的集成电路结构，其中所述纳米线第一竖直布置的纳米线具有与所述纳米线第二竖直布置的纳米线的水平宽度相同的水平宽度。


14.如权利要求12所述的集成电路结构，其中所述纳米线第一竖直布置的纳米线具有大于所述纳米线第二竖直布置...

【专利技术属性】
技术研发人员：W拉赫马迪，G杜威，JT卡瓦列罗斯，A利拉克，P莫罗，A范，黄政颖，E曼内巴赫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US