一种屏蔽栅MOSFET器件及其制备方法技术

一种屏蔽栅MOSFET器件及其制备方法，本发明专利技术涉及于功率半导体器件，为解决现有屏蔽栅沟槽型场效应管器件制备方法繁琐且成本较大的问题，本发明专利技术提供一种如下的技术方案：位于外延层中的一个以上相互平行的系列沟槽，该系列沟槽由相互连接的第一类沟槽和/或第二类沟槽构成，且系列沟槽通过不同形式设计的水平沟槽连接，在所述的系列沟槽外围还设有一个以上包围系列沟槽的第三类沟槽。发明专利技术提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程。

【技术实现步骤摘要】
一种屏蔽栅MOSFET器件及其制备方法
本专利技术涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。
技术介绍
屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。屏蔽栅沟槽型场效应管的结构特点是在沟槽内有相互隔离的栅电极和屏蔽栅电极，其中，屏蔽栅电极位于栅电极下方，并且需要连接到上表面金属。如US7005351提供的技术方案中，整个工艺流程共需要六到八个光刻步骤，通常，在形成P体掺杂区和N+源掺杂区时，均需要利用光刻版进行光刻工艺步骤，工艺成本较为高昂，有必要提出减少光刻步骤的制造工艺以节省成本。
技术实现思路
针对上述提到的现有屏蔽栅沟槽型场效应管器件的问题，有需要提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构及工艺流程。本专利技术的目的之一在于提供一种屏蔽栅MOSFET器件，所述的MOSFET器件包括：位于器件底部的下表面金属，位于所述的下表面金属之上的第一导电类型的型衬底层；位于第一导电类型的衬底层之上的第一导电类型的外延层；位于所述的第一导电类型的外延层中的一个以上相互平行的系列沟槽和位于所述的第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区;位于所述的系列沟槽上方的氧化物介质层；位于所述的氧化物介质层上方的上表面金属；其特征在于，最外围的系列沟槽由第一类沟槽构成；位于最外围的系列沟槽以内的其他系列沟槽由一段以上的相互连接的第一类沟槽和第二类沟槽构成且系列沟槽的末端处为第一类沟槽，至少有一个同为第一类沟槽的水平沟槽将所有系列沟槽的末端处的第一类沟槽连接，相邻的系列沟槽中第二类沟槽错开设置；位于所有的系列沟槽最外围还设有一个以上包围所有系列沟槽的第三类沟槽；所述的第一类沟槽用于形成导通区域，沟槽内设有栅电极和屏蔽栅电极；所述的第二类沟槽用于连接屏蔽栅电极和上表面金属层，沟槽内仅设有屏蔽栅电极而没有栅电极；所述的第三类沟槽用于防止器件外围的被击穿，沟槽内仅设有屏蔽栅电极而没有栅电极，且至少一段第二类沟槽内的屏蔽栅电极与至少一段第一类沟槽内的屏蔽栅电极相互连接后最终连接到上表面金属。优选的，第二类沟槽和第三类沟槽中的屏蔽栅电极通过位于氧化物介质层上的通孔与上表面金属相连。优选的，第一类沟槽中的屏蔽栅电极和栅电极通过极间隔离层分隔；和/或屏蔽栅电极和栅电极与对应的沟槽侧壁之间通过沟槽氧化层隔离。优选的，所述的极间隔离层由半导体氧化物、半导体氮化物和/或者绝缘介质材料构成。优选的，所述的第三类沟槽的外围设有一层掩模介质层位于半导体上表面之上。优选的，所述的通孔呈宽度上大下小的形状。优选的，所述的第三类沟槽包括有相连接的竖向段沟槽和横向段沟槽。优选的，第三类沟槽竖向段沟槽和与之邻近的系列沟槽的水平方向的距离等于任何两个相互平行的系列沟槽之间的水平距离，且等于第三类沟槽横向段沟槽到临近的水平沟槽的竖直距离。优选的，所述的第二导电类型的掺杂体区内还设有第二导电类型的掺杂接触区。优选的，所述的第三类沟槽的宽度和深度比系列沟槽更宽和更深。作为其中一个实施例，所述的第一导电类型的外延层中还设有一个以上的水平设置的第五沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽中的栅电极和系列沟槽中的位于同一水平位置的第一类沟槽中的栅电极相互连接，第五沟槽可以是一个或者两个或者三个等等。作为其中一个实施例，所述的第三类沟槽之间的距离等于最靠近系列沟槽的第三类沟槽和其相邻的系列沟槽之间的距离。作为其中一个实施例，所述的水平沟槽为将所有的系列沟槽末端的第一类沟槽连起来的第四沟槽。作为其中一个实施例，所述的水平沟槽为第八沟槽，任意两个相邻的系列沟槽的末端的第一类沟槽通过同为所述的第八沟槽相连接，以形成第一内圈沟槽；每相邻的两个第一内圈沟槽之间设有第一外圈沟槽，所述的第一外圈沟槽包括有系列沟槽与将对应的系列沟槽连接到第三类沟槽的横向段沟槽的第七沟槽，所述的第七沟槽为第二类沟槽；和外围的第三类沟槽的竖向段沟槽相邻的为内圈沟槽。作为其中一个实施例，所述的水平沟槽为第九沟槽，相隔的两个系列沟槽的末端的第一类沟槽通过第九沟槽连接后形成第二内圈沟槽，所述的两个系列沟槽之间通过一第一圈沟槽相隔，所述的第一圈沟槽末端为第一类沟槽；每相邻的两个第二内圈沟槽之间设有第二外圈沟槽，所述的第二外圈沟槽包括有系列沟槽与将对应的系列沟槽连接到第三类沟槽的横向段沟槽的第十沟槽，所述的第十沟槽为第二类沟槽。本专利技术的目的之二在于提供一种屏蔽栅MOSFET器件的制造方法，所述的制造方法包括如下的步骤：第一步：提供第一导电类型的型衬底，并在其上形成第一导电类型的外延层；第二步，在第一导电类型的外延层上形成一系列沟槽；第三步，在沟槽内形成沟槽氧化层和屏蔽栅电极；第四步，在半导体上表面形成第一介质层，再在第一介质层上形成第二介质层，构成所述的第一介质层和第二介质层的材料刻蚀速率不同；第五步，在第二类沟槽和第三类沟槽的上表面形成光刻胶，在光刻胶的保护下进行回刻，暴露出沟槽内的屏蔽栅电极；刻蚀完成后的第一介质层的边界位于第二类沟槽或第三类沟槽到第二类沟槽之间；第六步，回刻屏蔽栅电极和沟槽氧化层，去除光刻胶。第七步，刻蚀第一介质层，使第一介质层的水平边界往内收缩；刻蚀后最终形成的覆盖在第三类沟槽外围的第一介质层为掩模介质层;第八步，在屏蔽栅电极上表面形成极间隔离层，并在上部的沟槽侧壁上形成栅氧化层;第九步，形成栅电极;第十步，以掩模介质层作为硬掩模，进行离子注入，该离子注入最少包括一第二导电类型的离子注入，形成第二导电类型的掺杂体区还包括有一第一导电类型的离子注入形成第一导电类型的型掺杂源区；第十一步，在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成通孔；第十二步，在半导体上表面形成上表面金属，在半导体衬底下方形成下表面金属。优选的，构成所述的第一介质层和第二介质层的材料为成分不同的氧化物、氮化物、多晶硅和/或有机聚合物。优选的，构成所述的第一介质层的材料为氮化硅，构成第二介质层的材料为氧化硅。优选的，构成所述的第一介质层的材料为多晶硅，构成第二介质层的材料为氧化硅。优选的，第六步中为了防止回刻过程横向刻蚀第一介质层或第二介质层造成水平边界往内收缩，在进行回刻前，在第二介质层和/或第一介质层的水平边界的界面上预先形成侧壁保护层，所述的该侧壁保护层刻蚀完成后被去除。优选的，刻蚀第一介质层前预先形成一层氧化牺牲层，保护暴露的沟槽侧壁和沟槽内屏蔽栅电极以及半导体上表面。优选的，第十步中刻蚀通孔后进行一步或多步第二导电类型的离子注入，在第二导电类型的掺杂体区中形成第二导电类型的掺杂接触区。作为其中一个实施例，第八步中形成极间隔离层和形本文档来自技高网...

【技术保护点】
1.一种屏蔽栅MOSFET器件，所述的MOSFET器件包括：/n位于器件底部的下表面金属，/n位于所述的下表面金属之上的第一导电类型的型衬底层；/n位于第一导电类型的衬底层之上的第一导电类型的外延层；/n位于所述的第一导电类型的外延层中的一个以上相互平行的系列沟槽和位于所述的第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区;/n位于所述的系列沟槽上方的氧化物介质层；/n位于所述的氧化物介质层上方的上表面金属；/n其特征在于，/n最外围的系列沟槽由第一类沟槽构成；/n位于最外围的系列沟槽以内的其他系列沟槽由一段以上的相互连接的第一类沟槽和第二类沟槽构成且系列沟槽的末端处为第一类沟槽，至少有一个同为第一类沟槽的水平沟槽将所有系列沟槽的末端处的第一类沟槽连接，相邻的系列沟槽中第二类沟槽错开设置；/n位于所有的系列沟槽最外围还设有一个以上包围所有系列沟槽的第三类沟槽；/n所述的第一类沟槽用于形成导通区域，沟槽内设有栅电极和屏蔽栅电极；/n所述的第二类沟槽用于连接屏蔽栅电极和上表面金属层，沟槽内仅设有屏蔽栅电极而没有栅电极；/n所述的第三类沟槽用于防止器件外围的被击穿，沟槽内仅设有屏蔽栅电极而没有栅电极，且至少一段第二类沟槽内的屏蔽栅电极与至少一段第一类沟槽内的屏蔽栅电极相互连接后最终连接到上表面金属。/n...

【技术特征摘要】
1.一种屏蔽栅MOSFET器件，所述的MOSFET器件包括：
位于器件底部的下表面金属，
位于所述的下表面金属之上的第一导电类型的型衬底层；
位于第一导电类型的衬底层之上的第一导电类型的外延层；
位于所述的第一导电类型的外延层中的一个以上相互平行的系列沟槽和位于所述的第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区;
位于所述的系列沟槽上方的氧化物介质层；
位于所述的氧化物介质层上方的上表面金属；
其特征在于，
最外围的系列沟槽由第一类沟槽构成；
位于最外围的系列沟槽以内的其他系列沟槽由一段以上的相互连接的第一类沟槽和第二类沟槽构成且系列沟槽的末端处为第一类沟槽，至少有一个同为第一类沟槽的水平沟槽将所有系列沟槽的末端处的第一类沟槽连接，相邻的系列沟槽中第二类沟槽错开设置；
位于所有的系列沟槽最外围还设有一个以上包围所有系列沟槽的第三类沟槽；
所述的第一类沟槽用于形成导通区域，沟槽内设有栅电极和屏蔽栅电极；
所述的第二类沟槽用于连接屏蔽栅电极和上表面金属层，沟槽内仅设有屏蔽栅电极而没有栅电极；
所述的第三类沟槽用于防止器件外围的被击穿，沟槽内仅设有屏蔽栅电极而没有栅电极，且至少一段第二类沟槽内的屏蔽栅电极与至少一段第一类沟槽内的屏蔽栅电极相互连接后最终连接到上表面金属。


2.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，第二类沟槽和第三类沟槽中的屏蔽栅电极通过位于氧化物介质层上的通孔与上表面金属相连。


3.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，
第一类沟槽中的屏蔽栅电极和栅电极通过极间隔离层分隔；
和/或
屏蔽栅电极和栅电极与对应的沟槽侧壁之间通过沟槽氧化层隔离。


4.如权利要求3所述的屏蔽栅MOSFET器件，其特征在于，
所述的极间隔离层由半导体氧化物、半导体氮化物和/或者绝缘介质材料构成。


5.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述的第三类沟槽的外围设有一层掩模介质层位于半导体上表面之上。


6.如权利要求2所述的屏蔽栅MOSFET器件，其特征在于，所述的通孔呈宽度上大下小的形状。


7.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述的第三类沟槽包括有相连接的竖向段沟槽和横向段沟槽。


8.如权利要求7所述的屏蔽栅MOSFET器件，其特征在于，第三类沟槽竖向段沟槽和与之邻近的系列沟槽的水平方向的距离等于任何两个相互平行的系列沟槽之间的水平距离，且等于第三类沟槽横向段沟槽到临近的水平沟槽的竖直距离。


9.如权二导电类型的掺杂接触利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述的第二导电类型的掺杂体区内还设有第区。


10.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述的第三类沟槽的宽度和深度比系列沟槽更宽和更深。


11.如权利要求1-10任一权利要求所述的屏蔽栅MOSFET器件，其特征在于，所述的第一导电类型的外延层中还设有一个以上的水平的第五沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽中的栅电极和系列沟槽中的位于同一水平位置的第一类沟槽中的栅电极相互连接。


12.如权利要求1-10任一权利要求所述的屏蔽栅MOSFET器件，其特征在于，所述的第三类沟槽之间的距离等于最靠近系列沟槽的第三类沟槽和其相邻的系列沟槽之间的距离。


13.如权利要求1-10任一权利要求所述的屏蔽栅MOSFET器件，其特征在于，所述的水平沟槽为将所有的系列沟槽末端的第一类沟槽连起来的第四沟槽。


14.如权利要求1-10任一权利要求所述的屏蔽栅MOSFET器件，其特征在于，所述的水平沟槽为第八沟槽，任意两个相邻的系列沟槽的末端的第一类沟槽通过同为所述的第八沟槽相连接，以形成第一内圈沟槽；
每相邻的两个第一内圈沟槽之间设有第一外圈沟槽，所述的第一外圈沟槽包括有系列沟槽与将对应的系列沟槽连接到第三类沟槽的横向段沟槽的第七沟槽，所述的第七沟槽为第二类沟槽；和外围的第三类沟槽的竖向段沟槽相邻的为内圈沟槽。

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【专利技术属性】
技术研发人员：单建安，梁嘉进，伍震威，
申请(专利权)人：安建科技深圳有限公司，
类型：发明
国别省市：广东;44