半导体器件及其形成方法技术

一种半导体器件及其形成方法，方法包括：提供衬底；形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；在所述第一沟槽和第二沟槽内形成插塞。所述方法提高了半导体器件的性能。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。然而，现有技术形成的半导体器件的性能较差。
技术实现思路
本专利技术解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。为解决上述技术问题，本专利技术实施例提供一种半导体器件的形成方法，包括：提供衬底；形成位于衬底上的栅本文档来自技高网...

【技术保护点】
1.一种半导体器件的形成方法，其特征在于，包括：/n提供衬底；/n形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；/n在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；/n在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；/n在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；/n在所述第一沟槽和第二沟槽内形成插塞。/n

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；
在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；
在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；
在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；
在所述第一沟槽和第二沟槽内形成插塞。


2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。


3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一距离为8nm～25nm。


4.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第二沟槽的深度为15nm～40nm。


5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的形成方法包括：在第一沟槽内和介质层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙。


6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的厚度为3nm～6nm。


7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。


8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述插塞之前，还包括：在所述第二沟槽底部形成金属硅化物层。


9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述插塞的材料为金属，所述金属包括：钨、钴、钛或镍。


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【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31