半导体器件及其形成方法技术

一种半导体器件及其形成方法，方法包括：提供衬底；形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；在所述第一沟槽和第二沟槽内形成插塞。所述方法提高了半导体器件的性能。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。然而，现有技术形成的半导体器件的性能较差。
技术实现思路
本专利技术解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。为解决上述技术问题，本专利技术实施例提供一种半导体器件的形成方法，包括：提供衬底；形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；在所述第一沟槽和第二沟槽内形成插塞。(格式)可选的，所述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。可选的，所述第一距离为8nm～25nm。可选的，所述第二沟槽的深度为15nm～40nm。可选的，所述第一侧墙的形成方法包括：在第一沟槽内和介质层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙。可选的，所述第一侧墙的厚度为3nm～6nm。可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。可选的，形成所述插塞之前，还包括：在所述第二沟槽底部形成金属硅化物层。可选的，所述插塞的材料为金属，所述金属包括：钨、钴、钛或镍。可选的，所述第一沟槽顶部尺寸大于底部尺寸，所述第一沟槽侧壁与衬底表面呈钝角。可选的，所述第二沟槽顶部尺寸大于底部尺寸，所述第二沟槽侧壁与衬底表面呈钝角。可选的，所述第二沟槽的形成方法包括：以所述第一侧墙为掩膜，刻蚀第一沟槽底部的介质层，直至暴露出源漏掺杂层，在介质层内形成第二沟槽。可选的，刻蚀所述第一沟槽底部的介质层的工艺包括：各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。可选的，所述插塞的形成方法包括：在所述第一沟槽和第二沟槽内、以及介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层表面，在所述第一沟槽和第二沟槽内形成所述插塞。相应的，本专利技术还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底；位于所述衬底上的栅极结构和位于栅极结构两侧的衬底内的源漏掺杂层；位于所述衬底上的介质层，所述介质层覆盖栅极结构和源漏掺杂层；位于所述源漏掺杂层上的介质层内的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；位于所述第一沟槽侧壁的第一侧墙，所述第一侧墙的介电常数高于介质层；位于介质层内的第二沟槽，所述第二沟道位于第一沟槽底部，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；位于所述第一沟槽和所述第二沟槽内的插塞。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术技术方案提供的半导体器件的形成方法中，第一沟槽距离栅极结构较近，位于第一沟槽内的插塞与栅极结构之间需要更强的隔离效果，通过在第一沟槽侧壁形成第一侧墙，增强位于第一沟槽内的插塞与栅极结构之间的隔离。位于第一沟槽内的插塞与栅极结构之间的寄生电容为第一电容；位于第二沟槽内的插塞与栅极结构之间的寄生电容为第二电容。栅极结构与插塞之间的寄生电容为第一电容和第二电容之和，位于第一沟槽内的插塞与栅极结构之间仅通过介质层隔离，第二电容较小，栅极结构与插塞之间的寄生电容也较小，从而使得半导体器件的性能得到提升。附图说明图1是一种半导体器件形成过程的结构示意图；图2至图7是本专利技术一实施例中半导体器件形成过程的结构示意图。具体实施方式正如
技术介绍
所述，现有技术的半导体器件的性能较差。一种半导体器件，参考图1，图1是一种半导体器件的结构示意图，包括：衬底100，衬底100表面具有鳍部110和隔离层101，所述隔离层101覆盖部分鳍部110侧壁；横跨鳍部110的栅极结构120；位于栅极结构120两侧的鳍部110内的源漏掺杂层130；位于衬底上的介质层140，所述介质层140覆盖源漏掺杂层130顶部表面以及栅极结构120侧壁和顶部表面；位于介质层140内的导电结构150，所述导电结构150与所述源漏掺杂层130相连接，覆盖部分源漏掺杂层130顶部和侧壁表面；位于导电结构150侧壁的第一侧墙160。上述实施例中，所述导电结构150的形成方法为，在所述介质层140内形成凹槽；在所述凹槽内形成导电结构150。采用刻蚀工艺形成所述凹槽，刻蚀工艺形成的凹槽顶部尺寸大于底部尺寸，且所述凹槽侧壁倾斜，则位于凹槽内的导电结构150自顶部至底部尺寸不断缩小。自栅极结构120顶部至底部，导电结构150的尺寸不断缩小，则栅极结构120与导电结构150之间的最小距离为栅极结构120顶部与导电结构150的距离，栅极结构120和导电结构150之间通过介质层隔离，为更好的隔离栅极结构120和导电结构，一种方法为在导电结构150侧壁形成第一侧墙160，所述第一侧墙的材料为氮化硅，所述介质层的材料为氧化硅，所述氮化硅的介电常数相对于氧化硅较高，隔离效果更佳。然而氮化硅的介电常数较高，导致栅极结构120与导电结构150之间的寄生电容较大，从而导致半导体器件形成较差。本专利技术中，在介质层内形成第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通；在所述第一沟槽和第二沟槽内形成插塞，所述插塞与源漏掺杂层相连接。栅极结构与第一沟槽内的插塞之间通过介质层和第一侧墙隔离，隔离效果较好。栅极结构与第一沟槽内的插塞之间的寄生电容为第一电容；栅极结构与第二沟槽内的插塞之间的寄生电容为第二电容。栅极结构与插塞之间的寄生电容为第一电容和第二电容之和，栅极结构与第二沟槽内的插塞之间通过介质层隔离，第二电容较小，栅极结构与插塞之间的寄生电容也较小，所述方法提高了半导体器件的性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详本文档来自技高网...

【技术保护点】
1.一种半导体器件的形成方法，其特征在于，包括：/n提供衬底；/n形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；/n在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；/n在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；/n在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；/n在所述第一沟槽和第二沟槽内形成插塞。/n

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；
在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；
在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；
在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；
在所述第一沟槽和第二沟槽内形成插塞。


2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。


3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一距离为8nm～25nm。


4.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第二沟槽的深度为15nm～40nm。


5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的形成方法包括：在第一沟槽内和介质层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙。


6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的厚度为3nm～6nm。


7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。


8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述插塞之前，还包括：在所述第二沟槽底部形成金属硅化物层。


9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述插塞的材料为金属，所述金属包括：钨、钴、钛或镍。


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【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31