柱状半导体装置、及其制造方法制造方法及图纸

在SRAM单元电路中，在俯视观看时，通过第二栅极连接W层(29a)连接：位在与栅极TiN层(23a,23b)连接的第一栅极连接W层(22a,22b)之间的N

Columnar semiconductor device and its manufacturing method

【技术实现步骤摘要】
【国外来华专利技术】柱状半导体装置、及其制造方法
本专利技术涉及一种柱状半导体装置、及其制造方法。
技术介绍
近年来，典型的柱状半导体装置的SGT(SurroundingGateTransistor，环绕栅晶体管)作为用于提供高度集成的半导体装置的半导体元件而受到关注。而且，还殷切盼望具有SGT的半导体存储装置的进一步的高度集成化及高性能化。在普通的平面MOS晶体管中，沟道(channel)以沿着半导体基板的上表面的水平方向的方式存在。相对于此，SGT的沟道以沿着垂直于半导体基板的上表面的方向的方式存在(例如，参照非专利文献1)。因此，与平面型MOS晶体管相比，SGT可以半导体装置高密度化。图10示出了N沟道SGT的结构示意图。在具有P型或i型(本征型)的导电类型的Si柱100(以下，将硅半导体柱称为「Si柱」)内的上下位置形成为：当一方成为源极时，另一方就成为漏极的N+区域101a,101b(以下，将包含高浓度的施体杂质的半导体区域称为「N+区域」)。成为此源极、漏极的N+区域101a,101b的Si柱100的部分会形成沟道区域102。以包围该沟道区域102的方式形成栅极绝缘材料层103。以包围该栅极绝缘材料层103的方式形成栅极导体层104。SGT中，在单个Si柱100内形成有：成为源极、漏极的N+区域101a,101b、沟道区域102、栅极绝缘材料层103、栅极导体层104。因此，在俯视观看时，SGT的占有面积会相当于平面型MOS晶体管的单个源极或漏极N+区域的占有面积。因此，与具有平面型MOS晶体管的电路晶片相比，具有SGT的电路晶片可以实现晶片大小的更进一步的缩小化。在实际的LSI电路晶片上形成多个图10所示的SGT。各SGT的源极、漏极、栅极导体层与其它的SGT源极、漏极、栅极导体层、或和外部电路相连的配线会根据电路设计而连接。其连接方法会对LSI电路晶片的集成度、性能、制造的容易性带来很大的影响。[现有技术文献][非专利文献][非专利文献1]：HiroshiTakato,KazumasaSunouchi,NaokoOkabe,AkihiroNitayama,KatsuhikoHieda,FumioHoriguchi,andFujioMasuoka:IEEETransactiononElectronDevices,Vol.38,No.3,pp.573-578(1991)[非专利文献2]H.Itoh,T.Moriya,andM.Kashiwagi:"SelectiveCVDoftungstenanditsapplicationstoMOSLSI",Solid-StateTechn.,November,pp.83(1986)。
技术实现思路
[专利技术所欲解决的课题]本专利技术的课题为谋求采用SGT的LSI电路的高密度化、高性能化、低成本化的实现。[用以解决课题的手段]本专利技术第一态样的柱状半导体装置，其中具有：第一半导体柱，沿垂直方向配置在基板上；第一杂质区域，位在所述第一半导体柱的下方；由半导体或导体形成的第一杂质区域连接层，该第一杂质区域连接层与所述第一杂质区域连接，且沿水平方向延伸；第二杂质区域，位在所述第一半导体柱的上方；第一栅极绝缘层，包围位在所述第一杂质区域与所述第二杂质区域之间的所述第一半导体柱；第一栅极导体层，包围所述第一栅极绝缘层；第二半导体柱，沿垂直方向配置在所述基板上；第三杂质区域，位在所述第二半导体柱的下方；第四杂质区域，位在所述第二半导体柱的上方；第二栅极绝缘层，包围位在所述第三杂质区域与所述第四杂质区域之间的所述第二半导体柱；第二栅极导体层，包围所述第二栅极绝缘层；由导体形成的第二栅极连接导体层，该第二栅极连接导体层与所述第二栅极导体层连接，且沿水平方向延伸；第一接触孔，与所述第一杂质区域连接层及所述第二栅极连接导体层连接，并且，该第一接触孔在俯视观看时的至少与所述第二栅极连接导体层重叠的部分的底部的垂直方向中的位置，比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置低；以及第一连接导体层，在所述第一接触孔内与所述第一杂质区域及所述第二栅极连接导体层连接。所述的柱状半导体装置中，较优选为所述第一连接导体层的上表面位置在垂直方向中位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处。所述的柱状半导体装置中，较优选为所述第二栅极导体层及所述第二栅极连接导体层由相同的材料层形成。所述的柱状半导体装置中，较优选为在俯视观看时，所述第一接触孔包含：第二接触孔，位在所述第一杂质区域连接层上或所述第二栅极连接导体层上；以及第三接触孔，当所述第二接触孔位在所述第一杂质区域连接层上的情形，与所述第二栅极连接导体层连接，而当所述第二接触孔位在所述第二栅极连接导体层上的情形，与所述第一杂质区域连接层连接；且所述第三接触孔的底部位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处，所述第一连接导体层包含第二连接导体层及第三连接导体层，所述第二连接导体层位在所述第二接触孔内，所述第三连接导体层与所述第二连接导体层连接，并且位在所述第三接触孔内。所述的柱状半导体装置中，较优选为具有：第一栅极连接导体层，与所述第一栅极导体层连接，并且沿水平方向延伸；第一层间绝缘层，包围所述第一栅极连接导体层、及所述第二栅极连接导体层的侧面；以及第二层间绝缘层，包围所述第一层间绝缘层侧面，且与所述第一层间绝缘层为不同的材料，并且用以形成所述第一接触孔。所述的柱状半导体装置中，较优选为在所述第一栅极连接导体层侧面、所述第二栅极连接导体层的侧面、及所述第一连接导体层侧面之间具有第三层间绝缘层，该第三层间绝缘层的介电常数比氧化硅膜的介电常数低。所述的柱状半导体装置中，较优选为在所述第一栅极连接导体层侧面和所述第二栅极连接导体层的侧面之中的一者或者两者、以及所述第一连接导体层侧面之间具有：具有空孔的第四层间绝缘层。所述的柱状半导体装置中，较优选为具有:第四接触孔，与所述第三接触孔的底部连接，并且连接到位在比所述第三接触孔更下方处的属于半导体或导电层的材料层；且在所述第四接触孔内具有第四连接导体层。所述的柱状半导体装置中，较优选为所述第一接触孔的底部位在所述第一杂质区域的内部。本专利技术第二态样的柱状半导体装置的制造方法中，第一杂质区域、第一半导体柱及第二杂质区域沿垂直方向以阶层方式配置在基板上，并且第三杂质区域、第二半导体柱及第四杂质区域沿垂直方向以阶层方式配置在基板上，所述第一杂质区域配置于所述第一半导体柱的下方，所述第三杂质区域配置于所述第二半导体柱的下方，半导体或导体的第一杂质区域连接层与所述第一杂质区域连接，并且沿水平方向延伸；且该柱状半导体装置的制造方法具有：以包围所述第一半本文档来自技高网...

【技术保护点】
1.一种柱状半导体装置，其具有：/n第一半导体柱，沿垂直方向配置在基板上；/n第一杂质区域，位在所述第一半导体柱的下方；/n由半导体或导体形成的第一杂质区域连接层，该第一杂质区域连接层与所述第一杂质区域连接，且沿水平方向延伸；/n第二杂质区域，位在所述第一半导体柱的上方；/n第一栅极绝缘层，包围位在所述第一杂质区域与所述第二杂质区域之间的所述第一半导体柱；/n第一栅极导体层，包围所述第一栅极绝缘层；/n第二半导体柱，沿垂直方向配置在所述基板上；/n第三杂质区域，位在所述第二半导体柱的下方；/n第四杂质区域，位在所述第二半导体柱的上方；/n第二栅极绝缘层，包围位在所述第三杂质区域与所述第四杂质区域之间的所述第二半导体柱；/n第二栅极导体层，包围所述第二栅极绝缘层；/n由导体形成的第二栅极连接导体层，该第二栅极连接导体层与所述第二栅极导体层连接，且沿水平方向延伸；/n第一接触孔，与所述第一杂质区域连接层及所述第二栅极连接导体层连接，并且，该第一接触孔在俯视观看时的至少与所述第二栅极连接导体层重叠的部分的底部的垂直方向中的位置，比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置低；以及/n第一连接导体层，在所述第一接触孔内与所述第一杂质区域及所述第二栅极连接导体层连接。/n...

【技术特征摘要】
【国外来华专利技术】1.一种柱状半导体装置，其具有：
第一半导体柱，沿垂直方向配置在基板上；
第一杂质区域，位在所述第一半导体柱的下方；
由半导体或导体形成的第一杂质区域连接层，该第一杂质区域连接层与所述第一杂质区域连接，且沿水平方向延伸；
第二杂质区域，位在所述第一半导体柱的上方；
第一栅极绝缘层，包围位在所述第一杂质区域与所述第二杂质区域之间的所述第一半导体柱；
第一栅极导体层，包围所述第一栅极绝缘层；
第二半导体柱，沿垂直方向配置在所述基板上；
第三杂质区域，位在所述第二半导体柱的下方；
第四杂质区域，位在所述第二半导体柱的上方；
第二栅极绝缘层，包围位在所述第三杂质区域与所述第四杂质区域之间的所述第二半导体柱；
第二栅极导体层，包围所述第二栅极绝缘层；
由导体形成的第二栅极连接导体层，该第二栅极连接导体层与所述第二栅极导体层连接，且沿水平方向延伸；
第一接触孔，与所述第一杂质区域连接层及所述第二栅极连接导体层连接，并且，该第一接触孔在俯视观看时的至少与所述第二栅极连接导体层重叠的部分的底部的垂直方向中的位置，比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置低；以及
第一连接导体层，在所述第一接触孔内与所述第一杂质区域及所述第二栅极连接导体层连接。


2.根据权利要求1所述的柱状半导体装置，其中，所述第一连接导体层的上表面位置在垂直方向中位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处。


3.根据权利要求1所述的柱状半导体装置，其中，所述第二栅极导体层及所述第二栅极连接导体层由相同的材料层形成。


4.根据权利要求1所述的柱状半导体装置，其中，
在俯视观看时，所述第一接触孔包含：
第二接触孔，位在所述第一杂质区域连接层上或所述第二栅极连接导体层上；以及
第三接触孔，当所述第二接触孔位在所述第一杂质区域连接层上的情形，与所述第二栅极连接导体层连接，而当所述第二接触孔位在所述第二栅极连接导体层上的情形，与所述第一杂质区域连接层连接；且
所述第三接触孔的底部位在比所述第二栅极导体层及所述第二栅极连接导体层的上表面位置更下方处，
所述第一连接导体层包含第二连接导体层及第三连接导体层，所述第二连接导体层位在所述第二接触孔内，所述第三连接导体层与所述第二连接导体层连接，并且位在所述第三接触孔内。


5.根据权利要求1所述的柱状半导体装置，具有：
第一栅极连接导体层，与所述第一栅极导体层连接，并且沿水平方向延伸；
第一层间绝缘层，包围所述第一栅极连接导体层、及所述第二栅极连接导体层的侧面；以及
第二层间绝缘层，包围所述第一层间绝缘层侧面，且与所述第一层间绝缘层为不同的材料，并且用以形成所述第一接触孔。


6.根据权利要求1所述的柱状半导体装置，在所述第一栅极连接导体层侧面、所述第二栅极连接导体层的侧面、及所述第一连接导体层侧面之间具有第三层间绝缘层，该第三层间绝缘层的介电常数比氧化硅膜的介电常数低。


7.根据权利要求1所述的柱状半导体装置，在所述第一栅极连接导体层侧面和所述第二栅极连接导体层的侧面之中的一者或者两者、以及所述第一连接导体层侧面之间具有：具有空孔的第四层间绝缘层。


8.根据权利要求4所述的柱状半导体装置，具有:
第四接触孔，与所述第三接触孔的底部连接，并且连接到位在比所述第三接触孔更下方处的属于半导体或导电层的材料层；且
在所述第四接触孔内具有第四连接导体层。


9.根据权利要求1所述的柱状半导体装置，其中，所述第一接触孔的底部位在所述第一杂质区域的内部。


10.一种柱状半导体装置的制造方法，其中，
第一杂质区域、第一半导体柱及第二杂质区域沿垂直方向以阶层方式配置在基板上，并且第三杂质区域、第二半导体柱及第四杂质区域沿垂直方向以阶层方式配置在基板上，
所述第一杂质区域配置于所述第一半导体柱的下方，
所述第三杂质区域配置于所述第二半导体柱的下方，
半导体或导体的第...

【专利技术属性】
技术研发人员：舛冈富士雄，原田望，中村広记，金敏洙，陶铮，
申请(专利权)人：新加坡优尼山帝斯电子私人有限公司，
类型：发明
国别省市：新加坡;SG