读出电路结构及其工作时序控制方法技术

本发明专利技术提供了一种读出电路结构及其工作时序控制方法，所述读出电路结构包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，复位控制开关的一端连接运算放大器的一输入端，复位控制开关的另一端连接比较器的输出端，运算放大器的输出端连接比较器的一输入端，比较器的另一输入端接入一参考电压。本发明专利技术的技术方案使得读出电路结构具备失调消除功能的同时，还能减少电容和开关的使用，以节省面积和功耗、降低控制信号时序复杂度以及提升整体电路精度。

Structure of readout circuit and control method of its working sequence

【技术实现步骤摘要】
读出电路结构及其工作时序控制方法
本专利技术涉及集成电路
，特别涉及一种读出电路结构及其工作时序控制方法。
技术介绍
CIS(CMOSImageSensor，CMOS图像传感器)中通常需要在感光单元(pixel)将光信号转换成电压信号后接PGA(ProgrammableGainAmplifier，可编程增益放大器)将电压信号放大，然后再接ADC(AnalogDigitalConverter，模拟数字转换器)电路将模拟电压信号转换为数字信号，最终将转换得到的数字信号传输到芯片外。由于感光单元通常为阵列形式，为提高帧率，通常每一列感光单元均接一列由PGA和ADC组成的读出电路。参阅图1，图1是现有的不带失调消除功能的读出电路结构的示意图，从图1中可看出，读出电路结构由一个PGA级联一个ADC组成，该结构不带失调消除功能。其中，PGA为开关电容结构，通过调整采样电容Cs和反馈电容Cf的比例来实现放大倍数可调；ADC为单积分结构，由一个比较器COMP和一个计数器COUNTER组成。参阅图1和图2，图2是图1所示的不带失调消除功能的读出电路结构的工作时序示意图，其中，Trow表示一个时序周期，虚线波形为PGA输出节点的输出电压V_PGA的波形。t0时刻时序周期开始，PGA的复位信号PGA_RST变为高电平，控制图1中的PGA中的复位开关PGA_RST开关导通，PGA处于复位状态，PGA的输出节点的输出电压V_PGA在不考虑运算放大器(OTA)的失调电压的理想情况下等于共模电压VCM，此时输入信号VIN保持为Vin1电压，ADC的参考电压VRAMP保持为初始电压VINI；到t1时刻，复位状态结束，PGA的复位信号PGA_RST由高电平变为低电平，t1到t2时间为PGA的建立输出时间；到t2时刻建立完成，参考电压VRAMP开始以特定斜率随时间上升，开始ADC的第1次模数转换，当参考电压VRAMP超过输出节点的输出电压V_PGA时，即VRAMP>VCM时，ADC中的比较器COMP的输出VCOMP翻转，ADC完成第1次转换，但是，由于电路失调的存在，对于多列PGA和ADC组成的读出电路结构，PGA的输出节点的输出电压V_PGA存在偏差，为保证每列电路的正常工作，通常时序上会留出足够的时间，如图2中的t2到t3的时间；t3时刻ADC第1次转换结束，输入信号VIN开始由Vin1电压变化为Vin2电压，PGA的输出节点的输出电压V_PGA随之变化为电压VCM+(Vin1-Vin2)*Cs/Cf；到t4时刻，PGA输出建立完成，ADC开始第2次转换，参考电压VRAMP开始以特定斜率随时间上升，当参考电压VRAMP超过输出节点的输出电压V_PGA时，即VRAMP>VCM+(Vin1-Vin2)*Cs/Cf时，比较器COMP的输出VCOMP翻转，ADC完成第2次转换，到t5时刻转换结束；将两次转换的值在计数器COUNTER中做差，得到最终的有效输出。上述的信号处理方式称为相关双采样(CDS，CorrelateDoubleSample)，通过这种方式，可以有效地消除电路失调对最终信号处理结果的影响。然而，要保证CDS处理的高精度效果，需要保证两次ADC转换过程的正常工作。但是，由于电路失调的存在，在ADC转换过程，特别是第1次转换过程中，PGA的输出节点的输出电压V_PGA会在理想值VCM的基础上存在失调，该失调导致ADC的比较器COMP的两个输入端的电压存在较大的差值，两者叠加，导致比较器COMP的翻转时间会在不同列的读出电路间存在较大差异，如图2中VCOMP节点的虚线波形所示，在t2到t3的时间之间，虚线和实线对应的翻转时间存在差异。并且，若电路失调过大，工作时序中第1次ADC转换没有留出足够多的时间，导致比较器COMP还未翻转就已经到了t3的结束时刻，或者t2时刻刚开始比较器COMP就翻转，则会对整个信号处理过程引入较大误差，且无法通过CDS处理消除，这样就降低了读出电路的信号处理精度，且由于电路失调的随机性，每列读出电路的表现不同，在图像传感器芯片系统中易引起列条纹、噪声增大等问题。为提升PGA+ADC读出电路的精度，可在图1中的电路结构的基础上加入失调消除结构，如图3所示，图3是现有的带失调消除功能的读出电路结构的示意图，分别在PGA的运算放大器OTA上和ADC中的比较器COMP上增加相应的开关和电容，配合开关时序实现PGA中运算放大器OTA和ADC中比较器COMP的输入失调电压消除。失调消除功能的实现是通过将PGA中运算放大器OTA的失调和ADC中比较器COMP的失调分别存储在输入端所接的电容Cc和Cc2上，使得在正常工作时从PGA和ADC的输入端口、输出端口上看不到运算放大器OTA和比较器COMP的失调。这种结构虽然可以实现失调消除以及提升电路精度，但是需要至少增加5个开关和2个电容，如图3中PGA_OS1、PGA_OS2、OS_C1、OS_C1N、OS_C2这5个开关和Cc、Cc2这2个电容。因此，这种结构存在以下三个问题：(一)由于CMOS工艺中电容的实现占用的面积较大，增加Cc、Cc2这2个电容，势必会导致需要占用的总的面积较大；(二)由于ADC进行模数转换时，比较器COMP的输入端的对地寄生电容Cp会跟失调存储电容Cc2形成电容分压结构，使得ADC的实际模拟信号输入会乘以Cc2/(Cc2+Cp)这个系数，该系数显然小于1，即ADC的实际模拟信号输入有损失；(三)由于增加的开关较多，控制信号也相应地增加较多，由此会导致读出电路的时序控制较复杂，如图4所示，图4是图3所示的带失调消除功能的读出电路结构的工作时序示意图，该读出电路结构的整个电路工作时序周期可包括失调消除工作阶段和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段(即正常的PGA+ADC工作阶段)这两个阶段。图4所示的工作时序控制方法具体可包括：开始工作时，首先进入失调消除工作阶段(即T1阶段)，第一失调存储信号PGA_OS1和第二失调存储信号PGA_OS2变为高电平，控制图3中相应的第一失调存储控制开关PGA_OS1和第二失调存储控制开关PGA_OS2导通，复位信号PGA_RST为低电平，控制图3中相应的复位控制开关PGA_RST断开，此时，运算放大器OTA和比较器COMP以及第二失调存储控制开关PGA_OS2之间形成单位增益负反馈结构，由于第一失调存储控制开关PGA_OS1导通，失调存储电容Cc相当于跨接在运算放大器OTA的两个输入端之间，此时，运算放大器OTA和比较器COMP两者的失调通过该单位增益负反馈结构被存储到失调存储电容Cc中；然后，第二失调存储信号PGA_OS2和第一失调存储信号PGA_OS1先后变为低电平，失调消除工作阶段结束，为了避免出现电荷泄露，第二失调存储信号PGA_OS2应先于第一失调存储信号PGA_OS1变为低电平；失调消除工作阶段结束后，开始进入正常的可编程增益放大器电路及模拟数字转换器电路工作阶段(即T2阶段)。因此，需要提出一种新的读出电路结构，使得该读出电路结构具备失调消除功能的同时，还能减少电容和开关本文档来自技高网...

【技术保护点】
1.一种读出电路结构，其特征在于，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述采样电容的另一端连接所述反馈电容的一端，所述反馈电容的另一端连接所述运算放大器的输出端，以形成所述可编程增益放大器电路的信号输出端，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端。/n

【技术特征摘要】
1.一种读出电路结构，其特征在于，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述采样电容的另一端连接所述反馈电容的一端，所述反馈电容的另一端连接所述运算放大器的输出端，以形成所述可编程增益放大器电路的信号输出端，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端。


2.如权利要求1所述的读出电路结构，其特征在于，所述复位控制开关的一端连接所述运算放大器的反向输入端，所述运算放大器的正向输入端接入所述共模电压，所述运算放大器的输出端连接所述比较器的正向输入端，所述比较器的反向输入端接入所述参考电压，所述运算放大器、所述复位控制开关以及所述比较器形成负反馈结构。


3.如权利要求1所述的读出电路结构，其特征在于，所述反馈电容两端的电压差为Vos_ota-Vos_comp，以使得所述运算放大器和所述比较器引入的失调电压被存储在所述反馈电容上，其中，Vos_ota为所述运算放大器的等效输入失调电压，Vos_comp为所述比较器的等效输入失调电压。


4.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器为单级结构，所述比较器为单级结构或多级结构。


5.如权利要求4所述的读出电路结构，其特征在于，当所述比较器为多级结构时，所述比较器中的第一级的输出节点为所述比较器的输出节点。


6.如权利要求1所述的读出电路结构，其特征在于，所述采样电容和所述反馈电容为MOS电容。


7.如权利要求1所述的读出电路结构，其特征在于，所述复位控制开关为MOS开关。


8.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器包括第一MOS晶体管至第五MOS晶体管；其中，所述第一MOS晶体管的源极连接第一电源，所述第一MOS晶体管的漏极连接第二MOS晶体管的源极和第五MOS晶体管的源极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的漏极连接第三MOS晶体管的漏极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS晶体管的源极连接第四MOS晶体管的源极并连接第二电源，所述第三MOS晶体管的栅极连接第四MOS晶体管的栅极以及所述第五MOS晶体管的漏极；所述第四MOS晶体管的漏极连接第五MOS晶体管的漏极；所述第五MOS晶体管的栅极连接所述运算放大器的另一输入端；
或者，所述第一MOS晶体管的漏极连接第一电源，所述第一MOS晶体管的源极连接第二MOS晶体管的漏极和第五MOS晶体管的漏极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的源极连接第三MOS晶体管的源极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS...

【专利技术属性】
技术研发人员：何学红，杨海玲，董林妹，李志芳，黄耀，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31