带隙基准源制造技术

本公开涉及一种带隙基准源，该带隙基准源包括带隙基准源电源产生电路和带隙基准源核心电路，其中，所述带隙基准源电源产生电路用于产生所述带隙基准源核心电路工作所需的电源，所述带隙基准源核心电路用于产生基准电压，所述带隙基准源电源产生电路包括P型电流源、N型电流镜、P型电流镜、共源级电路和共栅极电路，其中：所述P型电流源产生的电流依次流经所述N型电流镜和所述P型电流镜后放大，所述共栅级电路与所述共源级电路构成负反馈环路并与所述P型电流镜的输出配合来为所述带隙基准源核心电路提供电源。

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【技术实现步骤摘要】
带隙基准源
本公开涉及电子电路
，具体地，涉及一种带隙基准源。
技术介绍
图1示出了一种现有带隙基准源的电路示意图。为了提高带隙基准源的电源抑制比、改善Vref输出电源噪声过大的问题，该带隙基准源的电源VDDL是通过一个电压串联负反馈环路来提供的，如此设计的局部电源VDDL与全局电源电压VDDA保持相对无关。为了最小程度地减小VR对电源的依赖性，VR由带隙基准源核心电路产生。该带隙基准源采用了电阻分压电路。在电阻分压电路中，为了获得小的直流功耗电流，往往将图1中的电阻R1和R2做的很大，而大的电阻R1与R2不仅很占面积而且会有大的热噪声。另外，图1所示的带隙基准源采用电压串联负反馈来稳定输出，以提供带隙基准源的电源VDDL。这种方式等于将设计难点转移给了运放opa，而运放的设计又需要权衡各种设计指标和应用需求，因此增加了带隙基准源的设计难度。
技术实现思路
本公开的目的是提供一种带隙基准源，其没有采用运放和电阻分压电路，既降低了设计难度，又能够减小面积和热噪声。根据本公开的第一实施例，提供一种带隙基准源，该带隙基准源包括带隙基准源电源产生电路和带隙基准源核心电路，其中，所述带隙基准源电源产生电路用于产生所述带隙基准源核心电路工作所需的电源，所述带隙基准源核心电路用于产生基准电压，所述带隙基准源电源产生电路包括P型电流源、N型电流镜、P型电流镜、共源级电路和共栅极电路，其中：所述P型电流源产生的电流依次流经所述N型电流镜和所述P型电流镜后放大，所述共栅级电路与所述共源级电路构成负反馈环路并与所述P型电流镜的输出配合来为所述带隙基准源核心电路提供电源。可选地，所述带隙基准源电源产生电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管，其中所述第一晶体管构成所述P型电流源；所述第二晶体管和所述第三晶体管构成所述N型电流镜；所述第四晶体管和所述第五晶体管构成所述P型电流镜；所述第六晶体管构成所述共源级电路；所述第七晶体管构成所述共栅极电路，其中：所述第一晶体管的漏极连接到所述第二晶体管的漏极和栅极，所述第一晶体管的源极与所述第五晶体管的漏极、所述第六晶体管的漏极相连接，所述第一晶体管的栅极连接到所述带隙基准源核心电路的第一输入端，所述第二晶体管的源极、所述第三晶体管的源极和所述第八晶体管的源极均接地，所述第三晶体管的栅极连接到所述第二晶体管的漏极，所述第三晶体管的漏极连接到所述第九晶体管的栅极和漏极，所述第九晶体管的源极连接到所述第四晶体管的漏极和栅极，所述第五晶体管的栅极连接到所述第四晶体管的栅极，所述第四晶体管的源极和所述第五晶体管的源极均连接到所述带隙基准源的全局电源，所述第六晶体管的栅极连接到所述第七晶体管的漏极，所述第六晶体管的源极接地，所述第七晶体管的栅极连接到所述带隙基准源核心电路的第二输入端，所述第七晶体管的源极连接到所述第一晶体管的源极，所述第八晶体管的漏极连接到所述第七晶体管的漏极，所述第八晶体管的源极接地，所述第一晶体管的源极的电压作为所述带隙基准源电源产生电路所产生的电源被提供给所述带隙基准源核心电路。可选地，所述带隙基准源电源产生电路还包括补偿电路，用于对所述带隙基准源电源产生电路环路进行补偿。可选地，所述补偿电路包括电阻器和电容，其中，所述电阻器的一端连接到所述电容、另一端连接到所述第六晶体管的漏极，所述电容的另一端连接到所述第六晶体管的栅极。可选地，所述第七晶体管的栅极用于对所述带隙基准源的电源进行钳位。通过采用上述技术方案，由于在带隙基准源电源产生电路中没有采用运放，所以电路结构简单；由于没有采用电阻分压电路，所以功耗相比于现有技术而言更低，而且电源纹波抑制能力更好。本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。附图说明附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：图1示出了一种现有带隙基准源的电路示意图。图2示出根据本公开又一实施例的带隙基准源的示意电路图。图3示出根据本公开又一实施例的带隙基准源的示意电路图。图4示出图3中所示的虚线路径A的等效电路图。图5示出了根据本公开实施例的带隙基准源的小信号环路分析示意图。图6示出了根据本公开实施例的带隙基准源的高频段的简化等效电路图。具体实施方式以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。在详细描述根据本公开实施例的带隙基准源之前，先简单介绍一下带隙基准源的基本原理。带隙基准的目的是建立一个与电源和工艺无关、具有确定温度特性的直流电压或者电流。除了工艺、电压和温度的不确定性外，带隙基准也很关心低频段和高频段的电源纹波抑制能力。电路噪声和总功耗也是带隙基准设计中权衡的主要指标。带隙基准是利用具有负温度特性的PN结正向导通电压和具有正温度特性的两个PN结正向导通电压差，按照一定的比例叠加，两者的正负温度系数互相抵消，产生具有非常小温度漂移特性的带隙基准电压。两个工作在不相等的电流密度下的双极性晶体管，它们的基极-发射极电压的差值ΔVBE与绝对温度成正比，假设两个同样的晶体管(反向饱和电流IS1＝IS2)偏置在集电极电流分别为nI0和I0，并忽略它的基极电流。也即：T＝300K时，VT＝26mV。VBE1和VBE2分别是两个双极性晶体管的基极-发射极电压。下面详细描述根据本公开实施例的带隙基准源。图2示出根据本公开一种实施例的带隙基准源的示意电路图，如图2所示，该带隙基准源包括带隙基准源电源产生电路2和带隙基准源核心电路1，其中，所述带隙基准源电源产生电路2用于产生所述带隙基准源核心电路1工作所需的电源，所述带隙基准源核心电路1用于产生基准电压，所述带隙基准源电源产生电路2包括P型电流源20、N型电流镜21、P型电流镜22、共源级电路23和共栅极电路24，其中：所述P型电流源20产生的电流依次流经所述N型电流镜21和所述P型电流镜22后放大，所述共栅级电路24与所述共源级电路23构成负反馈环路并与所述P型电流镜22的输出配合来为所述带隙基准源核心电路1提供电源VDDL。通过采用上述技术方案，由于在带隙基准源电源产生电路2中没有采用运放，所以电路结构简单；由于没有采用电阻分压电路，所以功耗相比于现有技术而言更低；另外，电源纹波抑制能力更好，这将在下面进行详细描述。进一步参考图2。如图2所示，所述带隙基准源电源产生电路2包括第一晶体管M15、第二晶体管M17、第三晶体管M21、第四晶体管M19、第五晶体管M18、第六晶体管M22、第七晶体管M23、第八晶体管M16和第九晶体管M20。其中，第一晶体管M15构成图2中的P型电流源20；第二晶体管M17和第三晶体管M21构成图2中的N型电流镜21；第四晶体管本文档来自技高网...

【技术保护点】
1.一种带隙基准源，其特征在于，该带隙基准源包括带隙基准源电源产生电路(2)和带隙基准源核心电路(1)，其中，所述带隙基准源电源产生电路(2)用于产生所述带隙基准源核心电路(1)工作所需的电源，所述带隙基准源核心电路(1)用于产生基准电压，所述带隙基准源电源产生电路(2)包括P型电流源(20)、N型电流镜(21)、P型电流镜(22)、共源级电路(23)和共栅极电路(24)，其中：/n所述P型电流源(20)产生的电流依次流经所述N型电流镜(21)和所述P型电流镜(22)后放大，所述共栅级电路(24)与所述共源级电路(23)构成负反馈环路并与所述P型电流镜(22)的输出配合来为所述带隙基准源核心电路(1)提供电源(VDDL)。/n

【技术特征摘要】
1.一种带隙基准源，其特征在于，该带隙基准源包括带隙基准源电源产生电路(2)和带隙基准源核心电路(1)，其中，所述带隙基准源电源产生电路(2)用于产生所述带隙基准源核心电路(1)工作所需的电源，所述带隙基准源核心电路(1)用于产生基准电压，所述带隙基准源电源产生电路(2)包括P型电流源(20)、N型电流镜(21)、P型电流镜(22)、共源级电路(23)和共栅极电路(24)，其中：
所述P型电流源(20)产生的电流依次流经所述N型电流镜(21)和所述P型电流镜(22)后放大，所述共栅级电路(24)与所述共源级电路(23)构成负反馈环路并与所述P型电流镜(22)的输出配合来为所述带隙基准源核心电路(1)提供电源(VDDL)。


2.根据权利要求1所述的带隙基准源，其特征在于，所述带隙基准源电源产生电路(2)包括第一晶体管(M15)、第二晶体管(M17)、第三晶体管(M21)、第四晶体管(M19)、第五晶体管(M18)、第六晶体管(M22)、第七晶体管(M23)、第八晶体管(M16)和第九晶体管(M20)，其中所述第一晶体管(M15)构成所述P型电流源(20)；所述第二晶体管(M17)和所述第三晶体管(M21)构成所述N型电流镜(21)；所述第四晶体管(M19)和所述第五晶体管(M18)构成所述P型电流镜(22)；所述第六晶体管(M22)构成所述共源级电路(23)；所述第七晶体管(M23)构成所述共栅极电路(24)，其中：
所述第一晶体管(M15)的漏极连接到所述第二晶体管(M17)的漏极和栅极，所述第一晶体管(M15)的源极与所述第五晶体管(M18)的漏极、所述第六晶体管(M22)的漏极相连接，所述第一晶体管(M15)的栅极连接到所述带隙基准源核心电路(1)的第一输入端，所述第二晶体管(M17...

【专利技术属性】
技术研发人员：张旭龙，刘雄，
申请(专利权)人：比亚迪股份有限公司，
类型：发明
国别省市：广东;44