三维存储器件的互连结构制造技术

公开了3D存储器件和用于形成3D存储器件的方法的实施例。在一个示例中，3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和阶梯局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与之相接触。缝隙结构垂直地延伸穿过存储堆叠层。阶梯局部触点位于在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层上方并且与之相接触。沟道局部触点的上端、缝隙结构的上端和阶梯局部触点的上端是彼此齐平的。

Interconnection structure of 3D memory devices

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件的互连结构
本公开内容的实施例涉及三维(3D)存储器件以及其制造方法。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且昂贵。结果，平面存储单元的存储密度接近上限。3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
技术实现思路
本文公开了3D存储器件和用于形成3D存储器件的方法的实施例。在一个示例中，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和阶梯局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与沟道结构相接触。缝隙结构垂直地延伸穿过存储堆叠层。阶梯局部触点位于在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层上方并且与该导电层相接触。沟道局部触点的上端、缝隙结构的上端和阶梯局部触点的上端是彼此齐平的。在另一个示例中，一种3D存储器件包括衬底、存储堆叠层、沟道结构、沟道局部触点、缝隙结构和外围局部触点。存储堆叠层包括在衬底上方的交错的导电层和介电层。沟道结构垂直地延伸穿过存储堆叠层。沟道局部触点位于沟道结构上方并且与沟道结构相接触。缝隙结构垂直地延伸穿过存储堆叠层。外围局部触点在存储堆叠层的外部垂直地延伸到衬底。沟道局部触点的上端、缝隙结构的上端和外围局部触点的上端是彼此齐平的。在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直地延伸穿过包括交错的牺牲层和介电层的介电堆叠层的沟道结构。在介电堆叠层上形成局部介电层。形成垂直地穿过局部介电层和介电堆叠层的缝隙开口。通过穿过缝隙开口利用导电层替换牺牲层，形成包括交错的导电层和介电层的存储堆叠层。在缝隙开口中形成第一源触点部分。同时地形成穿过局部介电层以暴露出沟道结构的沟道局部触点开口、以及穿过局部介电层以暴露出在存储堆叠层的边缘上的阶梯结构处的导电层中的一个导电层的阶梯局部触点开口。同时地形成在沟道局部触点开口中的沟道局部触点、在缝隙开口中的第一源触点部分上方的第二源触点部分、以及在阶梯局部触点开口中的阶梯局部触点。附图说明并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域的技术人员能够实现和使用本公开内容。图1示出了3D存储器件的横截面。图2示出了根据本公开内容的一些实施例的具有互连结构的示例性3D存储器件的横截面。图3A–3H示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的制造工艺。图4示出了根据本公开内容的一些实施例的用于形成具有互连结构的示例性3D存储器件的方法的流程图。将参考附图来描述本公开内容的实施例。具体实施方式尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员将显而易见的是，本公开内容还可以用于各种其它应用中。应注意的是，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特征的组合，这至少部分取决于上下文。类似地，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语同样可以被理解为表达单数用法或表达复数用法，这至少部分取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是可以允许存在不一定明确描述的额外因素，这同样至少部分地取决于上下文。应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应当以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括“在某物上”且其间具有中间特征或层的的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”且其间没有中间特征或层的的含义(即，直接在某物上)。此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)，并且同样可以相应地解释本文使用的空间相关描述词。如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上覆结构之上延伸，或者可以具有小于下层或上覆结构范围的范围。此外，层可以是具有小于连续结构的厚度的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间的或在顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成有互连线和/或垂直互连通道(via)触点)以及一个或多个介电层。如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的针对部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，本文中被称为“存储器串”，诸如NAND存储器串)、使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件，包括：/n衬底；/n存储堆叠层，其包括在所述衬底上方的交错的导电层和介电层；/n垂直地延伸穿过所述存储堆叠层的沟道结构；/n沟道局部触点，其在所述沟道结构上方并且与所述沟道结构相接触；/n垂直地延伸穿过所述存储堆叠层的缝隙结构；以及/n阶梯局部触点，其在所述存储堆叠层的边缘上的阶梯结构处的所述导电层中的一个导电层上方并且与该导电层相接触，/n其中，所述沟道局部触点的上端、所述缝隙结构的上端和所述阶梯局部触点的上端是彼此齐平的。/n

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，其包括在所述衬底上方的交错的导电层和介电层；
垂直地延伸穿过所述存储堆叠层的沟道结构；
沟道局部触点，其在所述沟道结构上方并且与所述沟道结构相接触；
垂直地延伸穿过所述存储堆叠层的缝隙结构；以及
阶梯局部触点，其在所述存储堆叠层的边缘上的阶梯结构处的所述导电层中的一个导电层上方并且与该导电层相接触，
其中，所述沟道局部触点的上端、所述缝隙结构的上端和所述阶梯局部触点的上端是彼此齐平的。


2.根据权利要求1所述的3D存储器件，还包括：
沟道触点，其在所述沟道局部触点的上端上方并且与所述沟道局部触点的上端相接触；
缝隙触点，其在所述缝隙结构的上端上方并且与所述缝隙结构的上端相接触；以及
阶梯触点，其在所述阶梯局部触点的上端上方并且与所述阶梯局部触点的上端相接触，
其中，所述沟道触点的上端、所述缝隙触点的上端和所述阶梯触点的上端是彼此齐平的。


3.根据权利要求2所述的3D存储器件，其中，所述沟道触点、所述缝隙触点和所述阶梯触点具有相同的深度并且包括相同的导电材料。


4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述缝隙结构包括：
源触点，其包括第一源触点部分和第二源触点部分，所述第二源触点部分在所述第一源触点部分上方并且具有与所述第一源触点部分不同的材料；以及
间隙壁，其横向地位于所述缝隙结构的所述源触点与所述存储堆叠层的所述导电层之间。


5.根据权利要求4所述的3D存储器件，其中，所述第二源触点部分、所述沟道局部触点和所述阶梯局部触点包括相同的导电材料。


6.根据权利要求5所述的3D存储器件，其中，
所述第一源触点部分包括多晶硅；以及
所述第二源触点部分、所述沟道局部触点和所述阶梯局部触点包括相同的金属。


7.根据权利要求6所述的3D存储器件，其中，所述金属包括钨。


8.根据权利要求1-7中任一项所述的3D存储器件，其中，所述沟道结构包括半导体沟道和存储膜。


9.根据权利要求1-8中任一项所述的3D存储器件，其中，所述沟道结构还包括沟道插塞，其在所述沟道结构的顶部部分中并且与所述沟道局部触点相接触。


10.根据权利要求1-9中任一项所述的3D存储器件，还包括：在所述存储堆叠层的外部垂直地延伸到所述衬底的外围局部触点，其中，所述外围局部触点的上端是与所述沟道局部触点的上端、所述缝隙结构的上端和所述阶梯局部触点的上端齐平的。


11.根据权利要求10所述的3D存储器件，还包括：包括交错的第一介电层和第二介电层的阻隔结构，其中，所述外围局部触点垂直地延伸穿过所述阻隔结构。


12.一种三维(3D)存储器件，包括：
衬底；
存储堆叠层，其包括在所述衬底上方的交错的导电层和介电层；
垂直地延伸穿过所述存储堆叠层的沟道结构；
沟道局部触点，其在所述沟道结构上方并且与所述沟道结构相接触；
垂直地延伸穿过所述存储堆叠层的缝隙结构；以及
在所述存储堆叠层的外部垂直地延伸到所述衬底的外围局部触点，
其中，所述沟道局部触点的上端、所述缝隙结构的上端和所述外围局部触点的上端是彼此齐平的。


13.根据权利要求12所述的3D存储器件，还包括：
沟道触点，其在所述沟道局部触点的上端上方并且与所述沟道局部触点的上端相接触；
缝隙触点，其在所述缝隙结构的上端上方并且与所述缝隙结构的上端相接触；以及
外围触点，其在所述外围局部触点的上端上方并且与所述外围局部触点的上端相接触，
其中，所述沟道触点的上端、所述缝隙触点的上端和所述外围触点的上端是彼此齐平的。


14.根据权利要求13所述的3D存储器件，其中，所述沟道触点、所述缝隙触点和所述外围触点具有相同的深度并且包括相同的导电材料。


15.根据权利要求12-14中任一项所述的3D存储器件，其中，所述缝隙结构包括：
源触点，其包括第一源触点部分和第二源触点部分，所述第二源触点部分在所述第一源触点部分上方并且具有与所述第一源触点部分不同的材料；以及
间隙壁，其横向地位于所述缝隙结构的所述源触点与所述存储堆叠层的所述导电层之间。


16.根据权利要求15所述的3D存储器件，其中，所述第二源触点部分、所述沟道局部触点和所述外围阶梯局部触点包括相同的导电材料。


17.根据权利要求16所述的3D存储器件，其中，
所述第一源触点部分包括多晶硅；以及
所述第二源触点部分、所述沟道局部触点和所述...

【专利技术属性】
技术研发人员：张坤，宋豪杰，鲍琨，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42