垂直半导体器件制造技术

本公开提供了垂直半导体器件。一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括交替堆叠在基板的上表面上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和存储层中的阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。

Vertical semiconductor device

【技术实现步骤摘要】
垂直半导体器件
示例实施方式涉及垂直半导体器件。更具体地，示例实施方式涉及具有稳定结构的垂直半导体器件。
技术介绍
已经发展了垂直半导体器件，该垂直半导体器件包括分别在多个水平面处垂直地堆叠在基板上的多个存储单元。可以执行干蚀刻工艺以形成在垂直方向上堆叠的存储单元，因此蚀刻损伤可能在存储单元中包括的层图案处发生。
技术实现思路
示例实施方式提供一种具有改善的电特性和减少的蚀刻损伤的垂直半导体器件。示例实施方式提供一种制造垂直半导体器件的方法。根据一示范性实施方式，一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层与阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。根据本专利技术构思的一示范性实施方式，一种垂直半导体器件包括：多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中并在第一方向上彼此间隔开。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。每个蚀刻停止层图案和对应的沟道图案层叠在第二方向上且在沟槽中。根据本专利技术构思的一示范性实施方式，一种垂直半导体器件包括：导电图案结构，每个导电图案结构在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；第一绝缘层，在沟槽中设置在沟道图案上并在第一方向上彼此间隔开；以及蚀刻停止层图案，在第一方向上彼此间隔开。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和阻挡电介质层之间。根据本专利技术构思的一示范性实施方式，一种制造垂直半导体器件的方法被如下提供。形成导电图案结构。每个导电图案结构在第一方向上延伸。在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间形成沟槽。在沟槽的侧壁上形成存储层。存储层包括在沟槽的侧壁上在第二方向上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。在存储层上形成沟道层和蚀刻停止层。在蚀刻停止层上形成初始第一绝缘层以填充沟槽。使用干蚀刻工艺在初始第一绝缘层中形成多个第一孔，从而暴露蚀刻停止层并且形成设置在沟槽中且在第一方向上彼此间隔开的多个第一绝缘层。使用湿蚀刻工艺通过所述多个第一孔蚀刻该蚀刻停止层和沟道层，以形成布置在第一方向上的多个蚀刻停止层图案和布置在第一方向上的多个沟道图案。根据本专利技术构思的一示范性实施方式，一种垂直半导体器件包括蚀刻停止层图案。执行干蚀刻工艺以暴露蚀刻停止层图案，然后执行湿蚀刻工艺。因此，由于对存储单元执行的干蚀刻工艺引起的损伤减小，因此垂直半导体器件可以具有优良的电特性。附图说明从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图37描绘了如这里描述的非限制性的示例实施方式。图1是示出根据示例实施方式的垂直半导体器件的透视图；图2和图3分别是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图；图4和图5是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图；图6至图18是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的透视图和平面图；图19是示出根据示例实施方式的垂直半导体器件的透视图；图20是示出根据示例实施方式的制造垂直半导体器件的方法的一阶段的透视图；图21和图22分别是示出根据示例实施方式的垂直半导体器件的平面图和剖视图；图23至图26是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图；图27和图28是示出根据示例实施方式的垂直半导体器件的平面图和剖视图；图29至图32是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图；图33和图34是示出根据示范性实施方式的垂直半导体器件的平面图和剖视图；以及图35至图37是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图。具体实施方式从以下结合附图的详细描述，示例实施方式将被更清楚地理解。在说明书中，基本上平行于基板的上表面的方向被定义为第一方向。基本上平行于基板的上表面且垂直于第一方向的方向被定义为第二方向。基本上垂直于基板的上表面的方向被定义为垂直方向。图1是示出根据示例实施方式的垂直半导体器件的透视图。图2和图3分别是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图。图4和图5是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图。图2和图4的每个是沿着图1的线I-I'截取的平面图。图3和图5的每个是图1的“A”部分的剖视图。参照图1至图3，下绝缘层101可以形成在基板100上。多个导电图案结构110可以在第二方向上彼此间隔开地布置。每个导电图案结构110可以在第一方向上延伸。具有重复地且交替地彼此堆叠的导电图案102a和绝缘图案104a的每个导电图案结构110可以形成在下绝缘层101上。基板100可以包括半导体材料。基板100可以包括例如硅基板、锗基板或硅锗基板。多个导电图案结构110可以布置在第二方向上。每个导电图案结构110可以在第一方向上延伸。沟槽112(参照图7)可以形成在所述多个导电图案结构110中的两个相邻的导电图案结构之间。为了附图的清晰，沟槽112可以在一些图(例如图1)中省略。在图1中，虚线表示沟槽的延伸方向。在这种情形下，沟槽112可以参照图7来识别，沟槽112可以在第一方向上延伸。导电图案102a可以分别用作晶体管的栅电极。在示例实施方式中，导电图案102a可以包括多晶硅。在一些示例实施方式中，导电图案102a可以包括可通过干蚀刻工艺容易地去除的材料，诸如金属。导电图案102a可以包括例如钛、钛氮化物、钽、钽氮化物等。在示例实施方式中，绝缘图案104a可以包括基于氧化物的材料，例如硅氧化物、硅碳酸酯、硅氟氧化物等。在下文，所述多个导电图案本文档来自技高网...

【技术保护点】
1.一种垂直半导体器件，包括：/n多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；/n沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；/n存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；/n多个第一绝缘层，设置在所述沟槽中并在所述第一方向上彼此间隔开；/n多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；以及/n多个蚀刻停止层图案，设置在所述沟槽中，所述多个蚀刻停止层图案中的每个设置在所述多个第一绝缘层中的对应一个与所述存储层的所述阻挡电介质层之间，/n其中所述多个蚀刻停止层图案在所述第一方向上彼此间隔开。/n

【技术特征摘要】
20181212 KR 10-2018-01597131.一种垂直半导体器件，包括：
多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；
沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；
存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
多个第一绝缘层，设置在所述沟槽中并在所述第一方向上彼此间隔开；
多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；以及
多个蚀刻停止层图案，设置在所述沟槽中，所述多个蚀刻停止层图案中的每个设置在所述多个第一绝缘层中的对应一个与所述存储层的所述阻挡电介质层之间，
其中所述多个蚀刻停止层图案在所述第一方向上彼此间隔开。


2.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述沟槽中并在所述多个沟道图案中的对应一个上。


3.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个在所述沟槽中设置在包括所述多个沟道图案中的对应一个和所述存储层的堆叠结构上或者在所述堆叠结构中的两个相邻的层之间。


4.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括在干蚀刻工艺中相对于所述多个第一绝缘层的材料具有蚀刻选择性的材料。


5.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括通过湿蚀刻工艺去除的材料。


6.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括铝氧化物、铝氮化物、硅氮化物、掺杂的硅、或锗。


7.根据权利要求1所述的垂直半导体器件，还包括：
填充所述沟槽的填充绝缘图案。


8.根据权利要求7所述的垂直半导体器件，
其中所述填充绝缘图案的边缘部分在所述第一方向上具有比所述填充绝缘图案的中心部分在所述第一方向上的宽度大的宽度，并且
其中所述边缘部分和所述中心部分布置在所述第二方向上。


9.根据权利要求1所述的垂直半导体器件，还包括：
上绝缘图案，覆盖所述沟槽的上部；和
气体间隙，由所述上绝缘图案和所述沟槽限定。


10.根据权利要求1所述的垂直半导体器件，
其中设置在所述沟槽中的所述隧道绝缘层或者所述电荷储存层和所述隧道绝缘层两者被分成在所述第一方向上彼此间隔开的多个岛。


11.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述多个沟道图案中的对应一个与所述存储层之间。


12.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述存储层中包括的所述阻挡电介质层、所述电荷储存层和所述隧道绝缘层当中的两个相邻的层之间。


13.一种垂直半导体器件，包括：
多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；
沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；
存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；以及
多个蚀刻停止层图案，...

【专利技术属性】
技术研发人员：李炅奂，金容锡，林濬熙，金森宏治，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR