储存级存储器的双列直插式存储模块装置及访问数据方法制造方法及图纸

本发明专利技术涉及储存级存储器SCM的双列直插式存储模块DIMM装置及访问数据方法。本发明专利技术的装置及读写数据方法能够增加装置的内存空间、提高装置的速率性能、降低印刷电路板设计难度且使主机能够以低的开销访问非易失性存储器。

Dual in-line memory module device and data access method of storage level memory

【技术实现步骤摘要】
储存级存储器的双列直插式存储模块装置及访问数据方法
本专利技术涉及存储器领域。更具体地，本专利技术涉及储存级存储器SCM(StorageClassMemory)的双列直插式存储模块DIMM(DualIn-lineMemoryModule)装置及访问数据方法。
技术介绍
储存级存储器SCM的性双列直插式存储模块DIMM是一种新型的双列直插式存储模块，模块上存在可以以储存形式访问的内存空间。已知现有技术存在的一种储存级存储器SCM的双列直插式存储模块DIMM中的信号流向及接口示意图如图1所示。在图1中，利用分叉(stub)信号，主机(host)或中央处理单元CPU(CentralProcessingUnit)能够在正常工作时访问动态随机存取存储器DRAM(DynamicRandomAccessMemory)及控制器诸如非易失性控制器NVC(Non-VolatileController)，并且经由访问控制器来实现访问非易失性存储器诸如NANDFlash的目的，从而增加了系统的内存空间。分叉信号具体表现在如下方面：命令/地址CA(Command/Address)信号从DIMM槽(slot)输出之后存在分叉(stub)信号，该分叉信号分别被连接至寄存器时钟驱动器RCD(RegisterClockDriver)和控制器；数据DQ信号在数据缓冲器DB(DataBuffer)和动态随机存储存储器DRAM之间也存在分叉信号。这种分叉信号在印刷电路板实现高速信号时存在很大的难度，原因在于高速信号的反馈会对另一路的信号造成干扰，影响速率性能。已知现有技术中存在的另一种去除分叉信号的技术方案如图2所示。在图2中，命令/地址CA信号以及数据DQ信号都先进入了控制器，省去了图1中所示出的分叉信号。然而，在图2所示的情形中存在如下两个问题：首先，数据DQ信号经过数据缓冲器DB进行了驱动能力的增强，但是进入到控制器之后在芯片内较难将经驱动增强的信号保持且传送至非易失性存储器诸如NANDFlash。其次，高速的数据DQ信号在DIMM槽两侧，使得在印刷电路板上布线时，高速的数据DQ信号与控制器之间的连接很难实现等长。然而，高速并行信号不等长导致信号到达目的地时间不一样，也会导致速率性能下降。因此，亟需一种能够解决上述问题的储存级存储器SCM的双列直插式存储模块DIMM装置及访问数据方法。
技术实现思路
本专利技术涉及能够增加装置的内存空间、提高装置的速率性能、降低印刷电路板设计难度且使主机能够以低的开销访问非易失性存储器的储存级存储器SCM的双列直插式存储模块DIMM装置及访问数据方法。根据本专利技术的第一方面，提供了一种储存级存储器的双列直插式存储模块装置，包括：第一存储区，所述第一存储区存储具有第一范围主机访问频率的数据；以及第二存储区，所述第二存储区存储具有第二范围主机访问频率的数据；其中，所述第一范围主机访问频率大于所述第二范围主机访问频率。由此，将双列直插式存储模块装置的存储区划分为主机或中央处理单元频繁读写的“热区”(即，第一存储区)和主机或中央处理单元不频繁读写的“冷区”(即，第二存储区)，“热区”的处理速度相对较快，“冷区”的处理速度相对较慢。这样，可以提高模块装置的速率性能。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述具有第二范围主机访问频率的数据间接地经由所述第一存储区而被存储在所述第二存储区中。由此，本专利技术明确了访问“冷区”(即，第二存储区)的方法，即，需要经由“热区”(即，第一存储区)来访问“冷区”，通过访问“冷区”来增加装置的内存空间。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一存储区中包括用于具有第二范围主机访问频率的数据的一预定大小的存储空间。优选地，这些存储空间的大小各自都大于64KB。开辟这些存储空间的大小时，需要考虑的因素为诸如主机访问动态随机存取存储器DRAM的数据速率、控制器访问动态随机存取存储器DRAM的数据速率以及控制器访问非易失性存储器诸如NANDFlash的数据速率等。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第二存储区包括多个子存储区，所述多个子存储区各自存储具有不同范围的主机访问频率的数据。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第二存储区包括两个子存储区，所述两个子存储区为:第一子存储区，所述第一子存储区存储具有第一子范围主机访问频率的数据；第二子存储区，所述第二子存储区存储具有第二子范围主机访问频率的数据；其中，所述第一子范围主机访问频率大于所述第二子范围主机访问频率。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一存储区为多个动态随机存取存储器。由于动态随机存取存储器的处理速度相对较快，通过将主机或中央处理单元频繁读写的数据存储在动态随机存取存储器，可以提高模块装置的速率性能。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一子存储区为动态随机存取存储器缓存模块；以及所述第二子存储区为非易失性存储器。由此，将“冷数据”中具有相对高的主机访问频率的数据写入至动态随机存取存储器缓存模块中，以及将“冷数据”中具有相对低的主机访问频率的数据写入至非易失性存储器中。这样，进一步提高该装置的速率性能，且避免频繁访问非易失性存储器，从而避免对非易失性存储器造成损坏。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，进一步包括：控制器，所述控制器与所述动态随机存取存储器缓存模块和所述非易失性存储器分别连接。根据本专利技术的储存级存储器的双列直插式存储模块装置，进一步包括：时钟驱动器，与所述控制器连接。根据本专利技术的储存级存储器的双列直插式存储模块装置的一个优选实施方案，响应于主机将具有第二范围的主机访问频率的数据写入至所述多个动态随机存取存储器中的一个或多个，且响应于所述控制器接收到主机经由系统管理总线所通知的具有第二范围的主机访问频率的数据的地址，所述控制器发送获取数据命令至所述多个数据缓冲器中的一个或多个，以命令所述多个数据缓冲器中的一个或多个从所述多个动态随机存取存储器中的一个或多个获取所述具有第二范围的主机访问频率的数据且将所述具有第二范围的主机访问频率的数据发送至所述控制器；以及，响应于接收到所述具有第二范围的主机访问频率的数据，所述控制器将所述具有第二范围的主机访问频率的数据写入至所述动态随机存取存储器缓存模块或所述非易失性存储器中。由此，主机能够在正常工作时访问控制器，且通过将具有第二范围的主机访问频率的数据写入控制器，增加装置的内存空间。另外，将主机不频繁访问的数据(即，冷数据)写入至所述动态随机存取存储器缓存模块或所述非易失性存储器，能够提高该装置的速率性能。根据本专利技术的储存级存储器的本文档来自技高网...

【技术保护点】
1.一种储存级存储器的双列直插式存储模块装置，其特征在于，包括：/n第一存储区，所述第一存储区存储具有第一范围主机访问频率的数据；以及/n第二存储区，所述第二存储区存储具有第二范围主机访问频率的数据；/n其中，所述第一范围主机访问频率大于所述第二范围主机访问频率。/n

【技术特征摘要】
1.一种储存级存储器的双列直插式存储模块装置，其特征在于，包括：
第一存储区，所述第一存储区存储具有第一范围主机访问频率的数据；以及
第二存储区，所述第二存储区存储具有第二范围主机访问频率的数据；
其中，所述第一范围主机访问频率大于所述第二范围主机访问频率。


2.根据权利要求1所述的储存级存储器的双列直插式存储模块装置，其特征在于，
所述具有第二范围主机访问频率的数据间接地经由所述第一存储区而被存储在所述第二存储区中。


3.根据权利要求2所述的储存级存储器的双列直插式存储模块装置，其特征在于，
所述第一存储区中包括用于具有第二范围主机访问频率的数据的一预定大小的存储空间。


4.根据权利要求1-3中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，
所述第二存储区包括多个子存储区，所述多个子存储区各自存储具有不同范围的主机访问频率的数据。


5.根据权利要求4所述的储存级存储器的双列直插式存储模块装置，其特征在于，
所述第二存储区包括两个子存储区，所述两个子存储区为:
第一子存储区，所述第一子存储区存储具有第一子范围主机访问频率的数据；
第二子存储区，所述第二子存储区存储具有第二子范围主机访问频率的数据；
其中，所述第一子范围主机访问频率大于所述第二子范围主机访问频率。


6.一种用于储存级存储器的双列直插...

【专利技术属性】
技术研发人员：周小锋，左丰国，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61