一种抗单粒子翻转的锁存器及数据触发器制造技术

本发明专利技术公开了一种抗单粒子翻转的锁存器和数据触发器，锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，数据触发器包括主锁存器和从锁存器；优点是任何一个存储节点发生单粒子翻转事件时，待事件结束后可以恢复原来存储的数据，并且任何两个不同电势的存储节点发生单粒子翻转事件时，同样也可以恢复原来存储的数据，且时序开销较小。

A latch and data trigger against single event flip

【技术实现步骤摘要】
一种抗单粒子翻转的锁存器及数据触发器
本专利技术涉及一种锁存器，尤其是涉及一种抗单粒子翻转的锁存器及数据触发器。
技术介绍
太空探索和航空航天技术是国家安全的重要支撑，是推动国家科技发展的核心技术之一。然而，人类的航空航天活动都离不开一个重要科学技术的支撑，那就是微电子技术。微电子技术是以大规模集成电路为核心的高新电子技术，是当今信息社会最重要、最基础的科学技术之一。但是，应用于航空航天领域的大规模集成电路与应用于其它领域的大规模集成电路有很大的不同。这是因为，采用大规模集成电路设计的航天空航天设备所工作的环境充斥着大量的辐射射线和高能粒子，当这些高能粒子射入大规模集成电路时，大规模集成电路中的各种电子元器件不可避免的受到高能粒子的辐射影响，产生各种形式的失效，导致整个电子元器件不能正常工作，甚至损坏电子元器件，致使大规模集成电路失效或者出错，严重影响航空航天设备的可靠运行。单粒子翻转(SingleEventUpset，SEU)是大规模集成电路受辐射效应的主要失效模式。它是一种软错误，表现为电路逻辑状态的翻转和存储数据的随机改变，而器件本身没有损坏，这种错误是随机的、不重现的以及可恢复的。软错误所需要的能量阈值较低，并且随着大规模集成电路特征尺寸的持续缩减还在不断的降低。特别是65nm工艺以下，大规模集成电路存储节点的结点电容越来越小，工作电压越来越低，能存储的电荷越来越少，更容易发生SEU现象。SEU现象经常发生在如锁存器、数据触发器(DFF)和静态随机存储器(StaticRandomAccessMemory，SRAM)等的存储电路中。当高能粒子撞击存储电路的存储节点时，会发生电离现象，产生额外的电子－空穴对，这些电子－空穴对会被存储电路中晶体管的电极收集，产生一个电流脉冲，即单粒子瞬态事件(SingleEventTransient，SET)，当存储节点处收集电荷大于存储节点的关键电荷时，存储节点的状态就会发生翻转，即发生SEU现象。为了对锁存器和数据触发器等存储电路提供SEU保持，设计者们提出了各种抗SEU的电路结构。例如，2012年，作者B.Narasimhamn等人，在杂志“IEEETrans.NuclearScience”中发表“Ahysteresis-basedD-Flip-Flopdesignin28nmCMOSforimprovedSERhardnessatlowperformanceoverhead”，文中基于DICE锁存器提出了一个迟滞DICE触发器，它的每组存储核心含有5个存储节点，每两个节点之间相互互锁，采用28nm工艺制造的迟滞DICE触发器，进行α粒子和中子辐射轰击，发现它的抗α粒子SEU与抗中子SEU分别比标准的数据触发器提高了14倍和3倍。2014年，作者T.Li.等人，在期刊“IEEETrans.NuclearScience”中发表“ACMOSTripleInter-LockedLatchforSEUInsensitivityDesign”，文中也基于DICE锁存器提出了一个三互锁的TILL锁存器，它的存储核心含有三对互锁的存储结点，每两个节点交叉耦合形成反馈环，采用130nmCMOS工艺制造的TILL锁存器，能抵抗42MeV-cm2/mg的高能粒子能量，并且比DICE锁存器提高了24％的速度和降低了22％的功耗。2013年，作者M.Masuda等人，在期刊“IEEETrans.NuclearScience”中发表“A65nmlow-poweradaptive-couplingredundantflip-flop”，提出了一个BCDMR-ACFF触发器，它是基于C单元及双模冗余技术而改进的触发器结构。采用65nmCMOS工艺制造的BCDMR-ACFF触发器，能完全抑制电路的软错误现象，并具有1GHz的传播速度，但是它的面积比标准的静态触发器大3倍。虽然上述TILL锁存器和两种触发器均能够有效抵抗SEU事件，但是，它们均只能在单个存储节点产生SEU现象时恢复原来的存储数据，无法在多个存储节点产生SEU现象时恢复原来的存储数据，并且时序开销较大。
技术实现思路
本专利技术所要解决的技术问题之一是提供一种可以在多个存储节点产生SEU现象时恢复原有存储数据，且时序开销较小的抗单粒子翻转的锁存器。本专利技术解决上述技术问题之一所采用的技术方案为：一种抗单粒子翻转的锁存器，包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储结点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMO本文档来自技高网...

【技术保护点】
1.一种抗单粒子翻转的锁存器，其特征在于包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储结点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；/n所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；/n所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；/n所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六...

【技术特征摘要】
1.一种抗单粒子翻转的锁存器，其特征在于包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储结点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；
所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；
所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；
所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；
所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同。


2.一种抗单粒子翻转的数据触发器，其特征在于包括主锁存器和从锁存器，所述的主锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的主锁存器的输入端，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的主锁存器的时钟端，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储结点连接，所述的第二传输门的输出端、所述的第二...

【专利技术属性】
技术研发人员：温亮，孟春宁，李伟春，朱连利，刘玉，莫微，
申请(专利权)人：中国人民武装警察部队海警学院，
类型：发明
国别省市：浙江;33