集成存储器电路制造技术

本公开的各实施例涉及集成存储器电路。集成存储器电路包括：字线，被配置为耦合到由电源电压供电的存储器单元；上拉晶体管，具有连接在电源电压和字线之间的源极‑漏极路径，其中上拉晶体管响应于对字线的选择而被致动，以在存储器单元处执行读/写操作；下拉晶体管，具有连接在字线和地节点之间的源极‑漏极路径；以及控制电路，被配置为将控制信号应用到下拉晶体管的控制端子，以提供包括多个字线欠驱动脉冲的字线欠驱动；其中每个字线欠驱动脉冲使字线电压从第一电压水平下降到第二电压水平，然后从第二电压水平上升到第一电压水平；并且其中第一电压水平和第二电压水平两者均大于存储器单元的地电压。

Integrated memory circuit

【技术实现步骤摘要】
集成存储器电路
本公开涉及集成存储器电路。
技术介绍
参考图1，其示出了包括多个存储器单元12的标准存储器电路10的示意图，存储器单元12通常以包括多个列和行的阵列布置。这种实施方式中的每个存储器单元12例如是常规的六晶体管(6T)静态随机存取存储器(SRAM)单元12。存储器电路10还包括用于每行的字线驱动器14和地址解码器16，地址解码器16被配置为用于控制字线驱动器的操作。每个存储器单元12包括两个交叉耦合的CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道MOSFET晶体管对。反相器22和24的输入和输出被耦合以形成具有真实数据存储节点QT和互补数据存储节点QB的锁存电路。单元12还包括两个传输(传输门)晶体管26和28，其栅极端子由字线(WL)驱动，字线(WL)耦合到字线驱动器14的输出。晶体管26的源极-漏极连接在真实数据存储节点之间QT和与真实位线(BLT)相关联的节点之间。晶体管28的源极-漏极连接在互补数据存储节点QB和与互补位线(BLB)相关联的节点之间。每个反相器22和24中的p沟道晶体管30和32的源极端子被耦合成在高供电节点处接收高电源电压(例如，Vdd)，而每个反相器22和24中的n沟道晶体管34和36的源极端子被耦合成在低供电节点处接收低电源电压(例如，Gnd)。高供电节点处的高电源电压Vdd和低供电节点处的低电源电压Gnd构成用于单元12的电压的电源组。字线驱动器电路14包括串联连接的p沟道和n沟道MOSFET晶体管对，从而形成逻辑反相器。字线驱动器电路14还被耦合成接收高供电节点处的高电源电压(Vdd)并且以低供电节点处的低电源电压(Gnd)为基准。字线驱动器电路14的输入耦合到地址解码器16的输出，并且用于单元12的一行的字线(WL)耦合到对应的字线驱动器电路14的输出。地址解码器16接收地址(Addr)，对所接收的地址进行解码，并且通过字线驱动器电路14选择性地致动字线，以断言逻辑高字线信号。在许多应用(包括片上系统(SoC)应用)中，SRAM单元12是优选的存储器元件，因为其尺寸小且数据存取操作快。存储器电路10将包括许多SRAM单元12，并且因此每个SRAM单元的尺寸是重要的设计考虑因素。努力对SRAM单元12使用尽可能最小的晶体管器件，以便减小裸片面积和控制成本。然而，小晶体管器件的使用增加了对变化和稳定性的担忧。以尽可能最低水平的高电源电压(Vdd)操作存储器电路10也是重要的。静态噪声容限(SNM)是在存取期间SRAM单元12的稳定性的度量，并且写入容限(WM)是将数据写入到单元中的容易度的度量。SNM和WM都随着高电源电压Vdd水平的降低而降低，并且因此随着电源电压的降低，稳定性也对应降低。实际上，本领域技术人员知晓SRAM单元12由于在较低电源电压下的低SNM而变得不稳定，因为在访问时，存储在单元中的数据可能翻转。已经开发了许多技术来在使用降低的电源电压Vdd水平时辅助SRAM单元12的操作。一种技术被称为字线欠驱动(WLUD)，其中字线上的逻辑高电压被字线欠驱动辅助电路40下拉至低于电源电压的电压，以便为读取和写入操作提供足够的静态噪声容限(SNM)。当字线欠驱动有效时，应用到传输(传输门)晶体管26和28的栅极的字线信号的逻辑高电压水平小于电源电压Vdd水平。字线WL基本上由ΔV电压欠驱动，使得所断言的字线信号的逻辑高电压水平处于Vdd-ΔV的电压水平。字线欠驱动技术的效果是降低传输(传输门)晶体管26和28的强度。图2示出了不利用字线欠驱动技术的第一种情况42和利用了字线欠驱动技术的第二种情况44的字线信号电压的比较。使用字线欠驱动技术的缺点是单元电流的减小和操作频率的对应降低。如图3中所示，降低的字线电压的应用增加了单元的翻转时间，其中第一种情况42具有翻转时间Tflip，而第二种情况具有翻转时间Tflip+ΔT。
技术实现思路
根据本公开的一个方面，提供了一种集成存储器电路，包括：字线，被配置为耦合到由电源电压供电的存储器单元；上拉晶体管，具有连接在所述电源电压和所述字线之间的源极-漏极路径，其中所述上拉晶体管响应于对所述字线的选择而被致动，以在所述存储器单元处执行读/写操作；下拉晶体管，具有连接在所述字线和地节点之间的源极-漏极路径；以及控制电路，被配置为将控制信号应用到所述下拉晶体管的控制端子，以提供包括多个字线欠驱动脉冲的字线欠驱动；其中每个字线欠驱动脉冲使字线电压从第一电压水平下降到第二电压水平，然后从所述第二电压水平上升到所述第一电压水平；并且其中所述第一电压水平和所述第二电压水平两者均大于所述存储器单元的地电压。在一些实施例中，所述控制电路包括：偏置电路，耦合到所述下拉晶体管的控制端子，并且被配置为设置固定字线欠驱动的量；以及脉冲电路，耦合到所述下拉晶体管的所述控制端子，并且被配置为应用所述多个字线欠驱动脉冲。在一些实施例中，所述第一电压水平等于所述存储器单元的所述电源电压。在一些实施例中，所述第一电压水平小于所述存储器单元的所述电源电压。在一个实施例中，一种电路包括：字线，被配置为耦合到由电源电压供电的存储器单元；上拉晶体管，具有连接在电源电压和字线之间的源极-漏极路径，其中响应于对字线的选择而致动上拉晶体管以在存储器单元处执行读/写操作；下拉晶体管，具有连接在字线和地节点之间的源极-漏极路径；以及控制电路，被配置为将控制信号应用到下拉晶体管的控制端子，以提供包括多个字线欠驱动脉冲的字线欠驱动；其中每个字线欠驱动脉冲使字线电压从第一电压水平下降到第二电压水平，然后从第二电压水平上升到第一电压水平；并且其中第一和第二电压水平都大于存储器单元的地电压。附图说明为了更好地理解本技术，现在仅通过示例的方式参考附图，其中：图1是具有字线欠驱动(WLUD)辅助的标准存储器电路的示意图；图2是示出使用和不使用字线欠驱动时字线电压的比较的时序图；图3是示出使用和不使用字线欠驱动时单元翻转时序的比较的时序图；图4是具有脉冲字线欠驱动(WLUD)辅助的存储器电路的示意图；图5是示出脉冲字线欠驱动的一个实施例的时序图；图6是示出脉冲字线欠驱动的另一个实施例的时序图；图7A-图7B是脉冲字线欠驱动辅助电路的框图；以及图8图示了使用常规字线欠驱动(如图1)和脉冲字线欠驱动(如图4)的操作的比较。具体实施方式参考图4，其示出了包括多个存储器单元12的存储器电路110的示意图，这些存储器单元12通常以包括多个列和行的阵列布置。在这种实施方式中的每个存储器单元12例如是常规的六晶体管(6T)静态随机存取存储器(SRAM)单元12。存储器电路110还包括用于每行的字线驱动器14和地址解码器16，地址解码器16被配置为用于控制字线驱动器的操作。每个存储器单元12包括两个交叉耦合的CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道MOSFET晶体管对。反相器2本文档来自技高网...

【技术保护点】
1.一种集成存储器电路，其特征在于，包括：/n字线，被配置为耦合到由电源电压供电的存储器单元；/n上拉晶体管，具有连接在所述电源电压和所述字线之间的源极-漏极路径，其中所述上拉晶体管响应于对所述字线的选择而被致动，以在所述存储器单元处执行读/写操作；/n下拉晶体管，具有连接在所述字线和地节点之间的源极-漏极路径；以及/n控制电路，被配置为将控制信号应用到所述下拉晶体管的控制端子，以提供包括多个字线欠驱动脉冲的字线欠驱动；/n其中每个字线欠驱动脉冲使字线电压从第一电压水平下降到第二电压水平，然后从所述第二电压水平上升到所述第一电压水平；并且/n其中所述第一电压水平和所述第二电压水平两者均大于所述存储器单元的地电压。/n

【技术特征摘要】
20180904 US 62/726,502;20190816 US 16/542,4321.一种集成存储器电路，其特征在于，包括：
字线，被配置为耦合到由电源电压供电的存储器单元；
上拉晶体管，具有连接在所述电源电压和所述字线之间的源极-漏极路径，其中所述上拉晶体管响应于对所述字线的选择而被致动，以在所述存储器单元处执行读/写操作；
下拉晶体管，具有连接在所述字线和地节点之间的源极-漏极路径；以及
控制电路，被配置为将控制信号应用到所述下拉晶体管的控制端子，以提供包括多个字线欠驱动脉冲的字线欠驱动；
其中每个字线欠驱动脉冲使字线电压从第一电压水平下...

【专利技术属性】
技术研发人员：A·库玛，M·A·阿拉姆，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：瑞士;CH