一种半导体器件及其制备方法技术

本发明专利技术公开了一种半导体器件的制备方法，包括以下步骤：提供第一衬底和第二衬底；其中，第一衬底具有第一键合互连面，第二衬底具有第二键合互连面；在第一衬底上制备单晶叠层结构；其中，单晶叠层结构包括若干交替堆叠的异质材料层和第二衬底层；在第一衬底上制备若干纳米线或片；在若干纳米线或片上形成栅极介质层和栅极；形成金属接触；在已形成的结构上形成若干层互连结构；在若干层互连结构上依次形成金属衬垫和钝化层。本制备方法形成的沟道材料，不会存在晶格缺陷，可避免影响后续形成器件的性能和可靠性，且不会对后续结构的形成工艺造成限制；具有良好的适用性。本发明专利技术还提供了一种半导体器件。

A semiconductor device and its preparation method

【技术实现步骤摘要】
一种半导体器件及其制备方法
本专利技术涉及半导体
，具体涉及一种半导体器件及其制备方法。
技术介绍
随着集成电路特征尺寸持续微缩，特别是到了5nm以下节点，传统三栅或双栅的鳍式场效应晶体管（FinField-EffectTransistor，可缩写为FinFET）器件因自身结构问题，无法继续缩小。解决这一问题可采用环栅（Gate-All-Around，可缩写为GAA）结构。GAA结构可以调整堆叠纳米线或片环栅器件的尺寸，以确保栅极可以在沟道的顶部和两侧，而且还可以在沟道的下方。现有的堆叠纳米线或片环栅器件中的沟道一般采用STIfirst工艺通过外延形成，或者，采用STIlast工艺通过周期性外延形成Si/SiGe的叠层来实现。但是，上述两种沟道的形成方法，易导致形成的沟道存在晶格缺陷，影响最终形成半导体器件的性能和可靠性。
技术实现思路
为了克服现有沟道的形成方法，易导致形成的沟道存在晶格缺陷，影响最终形成器件的性能和可靠性的技术问题，本专利技术提供一种半导体器件及其制备方法。>本专利技术所述的一本文档来自技高网...

【技术保护点】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：/n提供第一衬底和第二衬底；其中，所述第一衬底具有第一键合互连面，所述第二衬底具有第二键合互连面；/n在所述第一衬底上制备单晶叠层结构；其中，所述单晶叠层结构包括若干交替堆叠的异质材料层和第二衬底层；/n在所述第一衬底上制备若干纳米线或片；/n在若干所述纳米线或片上形成栅极介质层和栅极；/n形成金属接触；/n在已形成的结构上形成若干层互连结构；/n在若干层所述互连结构上依次形成金属衬垫和钝化层。/n

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供第一衬底和第二衬底；其中，所述第一衬底具有第一键合互连面，所述第二衬底具有第二键合互连面；
在所述第一衬底上制备单晶叠层结构；其中，所述单晶叠层结构包括若干交替堆叠的异质材料层和第二衬底层；
在所述第一衬底上制备若干纳米线或片；
在若干所述纳米线或片上形成栅极介质层和栅极；
形成金属接触；
在已形成的结构上形成若干层互连结构；
在若干层所述互连结构上依次形成金属衬垫和钝化层。


2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一衬底上制备所述单晶叠层结构的步骤包括：
于所述第一键合互连面，在所述第一衬底上形成异质材料层；
键合所述第一衬底的异质材料层和所述第二衬底的第二键合互连面；
对远离所述第二键合互连面的第二衬底的另一面进行减薄处理；以在所述异质材料层上保留预设厚度的所述第二衬底层；
重复上述操作，以在所述第一衬底上形成由若干所述异质材料层和第二衬底层交替堆叠构成的所述单晶叠层结构。


3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一衬底和第二衬底均为Si衬底、SOI衬底、GOI衬底或SiGe衬底中的任意一种。


4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述异质材料层为SiO2、SiNx或SiC中的任意一种，所述异质材料层的层厚为1至100nm；其中，x的取值范围为0.1至0.9。


5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二衬底层为Si、Ge或SiGe中的任意一种，所述第二衬底层的层厚为1至100nm。


6.根据权利要求1所述的半导体器件的制备方法，其特征在于，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，键合所述异质材料层和所述第二键合互连面。


7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述互连结构包括第一氧化介质层，刻蚀所述第一氧化介质层形成的通孔，填充在所述通孔内的第一金属塞，以及连接至所述第一金属塞的金属线。


8.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述第一衬底上制备若干纳米线或片的步骤如下：
刻蚀所述单晶叠层结构和第一衬底，沿第一方向，在所述第一衬底上形成若干鳍状结构；其中，所述鳍状结构包括第一衬底刻蚀结构，以及交替堆叠的异质材料刻蚀结构和第二衬底刻蚀结构；
在若干所述鳍状结构之间的沟槽内形成浅槽隔离；
沿第二方向，在若干所述鳍状结构上形成牺牲栅；
进行源漏掺杂处理，形成源/漏区；并进行高温退火处理；
在已形成的结构上淀积第二氧化介质层，并对所述第二氧化介质层进行第一平坦化处理，以露出所述牺牲栅的顶部；
去除所述牺牲栅；并去除栅极区域内的所述异质材料刻蚀结构，形成若干所述纳米线或片。


9.根据权利要求8所述的半导体器件的制备方法，其特征在于，在形成所述牺牲栅后，并在进行源漏掺杂处理前，还包括步骤：
选择性去除所述牺牲栅两侧预设长度的所述鳍...

【专利技术属性】
技术研发人员：殷华湘，张青竹，徐忍忍，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11