【技术实现步骤摘要】
【国外来华专利技术】键合的三维存储器件及其形成方法
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制作方法。通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
技术实现思路
公开了3D存储器件及其制作方法的实施例。在一个示例中，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：多个第一NAND存储串；多个第一位线(BL)，所述第一BL的至少其中之一导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述3D存储器件还包括第二半导体结构，所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL的至少其中之一导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。所述3D存储器件还可以包括处于第一键合层和第二键合层之间的键合界面。第一位线键合触点可以在所述键合界面处与第二位线键合触点发生接触，使得第一NAND存储串的至少其中之一分别导电连接至第二NAND存储串的至少其中之一。在另一示例中，一种3D存储器件包括具有多对键合的半导体结构的堆叠结构。所述对中的每者包括第一半导体结构，其具有多个...
【技术保护点】
1.一种三维(3D)存储器件，包括：/n第一半导体结构，包括：/n多个第一NAND存储串；/n多个第一位线(BL)，所述第一BL中的至少一个导电连接至所述第一NAND存储串中的相应的一个；以及/n包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；/n第二半导体结构，包括：/n多个第二NAND存储串；/n多个第二BL，所述第二BL中的至少一个导电连接至所述第二NAND存储串中的相应的一个；以及/n包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；以及/n处于所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一位线键合触点在所述键合界面处与所述第二位线键合触点发生接触，使得所述第一NAND存储串中的至少一个分别导电连接至所述第二NAND存储串中的至少一个。/n
【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：
第一半导体结构，包括：
多个第一NAND存储串；
多个第一位线(BL)，所述第一BL中的至少一个导电连接至所述第一NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；
第二半导体结构，包括：
多个第二NAND存储串；
多个第二BL，所述第二BL中的至少一个导电连接至所述第二NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；以及
处于所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一位线键合触点在所述键合界面处与所述第二位线键合触点发生接触，使得所述第一NAND存储串中的至少一个分别导电连接至所述第二NAND存储串中的至少一个。
2.根据权利要求1所述的3D存储器件，其中：
所述第一半导体结构包括：
处于所述键合界面处的所述第一键合层，以及
处于所述第一键合层之下并且导电连接至所述第一键合层的所述第一BL；并且
所述第二半导体结构包括：
处于所述键合界面处的所述第二键合层，以及
处于所述第二键合层上方的所述第二BL。
3.根据权利要求2所述的3D存储器件，其中：
所述第一半导体结构还包括：
处于所述第一键合层之下的第一存储堆叠层，以及
垂直地延伸穿过所述第一存储堆叠层的所述多个第一NAND存储串；并且
所述第二半导体结构还包括：
处于所述第二BL上方的第二存储堆叠层，以及
垂直地延伸穿过所述第二存储堆叠层的所述多个第二NAND存储串。
4.根据权利要求2或3所述的3D存储器件，其中，所述多个第一BL和所述多个第二BL被路由并且在在横向上离开所述第一BL和所述第二BL的键合区处导电连接。
5.根据权利要求4所述的3D存储器件，其中：
所述第一半导体结构包括处于所述第一存储堆叠层和所述第一键合层之间的包括多个第一导电路由的第一互连层；
所述第二半导体结构包括处于所述第二存储堆叠层和所述第二键合层之间的包括多个第二导电路由的第二互连层；并且
所述第一BL导电连接至所述键合区并且通过所述第一导电路由而路由至所述键合区，并且所述第二BL导电连接至所述键合区并且通过所述第二导电路由而路由至所述键合区。
6.根据权利要求5所述的3D存储器件，其中：
所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；
所述第一BL中的每者通过第一过孔结构和所述第一导电路由导电连接至相应的第一位线键合触点；并且
所述第二BL中的每者通过第二过孔结构和所述第二导电路由导电连接至相应的第二位线键合触点。
7.根据权利要求6所述的3D存储器件，还包括：
处于所述第二半导体结构上方的第三半导体结构，所述第三半导体结构包括所述第一NAND存储串和所述第二NAND存储串的外围电路；以及
处于所述第二半导体结构和所述第三半导体结构的第三键合层之间的第二键合界面。
8.根据权利要求7所述的3D存储器件，其中：
所述第二半导体结构包括处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层；
所述第一半导体结构包括处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底；并且
所述第三半导体结构包括：
处于所述第三键合层和所述外围电路之间的第三互连层，
处于所述第三互连层上方并且与所述第三互连层接触的所述外围电路，
处于所述外围电路上方并且与所述外围电路接触的第二半导体层，以及
处于所述第二半导体层上方的焊盘引出互连层。
9.根据权利要求8所述的3D存储器件，还包括：
处于所述第一半导体结构之下的第三半导体结构，所述第三半导体结构包括所述第一存储堆叠层和所述第二存储堆叠层的外围电路；以及
处于所述第一半导体结构和所述第三半导体结构的第三键合层之间的第二键合界面。
10.根据权利要求9所述的3D存储器件，其中：
所述第二半导体结构包括：
处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于所述半导体层上方并且导电连接至所述外围电路的焊盘引出互连层；
所述第一半导体结构包括：
处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的第二半导体层；并且
所述第三半导体结构包括：
处于所述第三键合层之下并且与所述第三键合层接触的第三互连层，
处于所述第三互连层之下并且与所述第三互连层接触的所述外围电路，以及
处于所述外围电路之下并且与所述外围电路接触的衬底。
11.根据权利要求8或10所述的3D存储器件，还包括多个过孔结构，所述多个过孔结构从所述焊盘引出互连层垂直地延伸到所述第三互连层中以导电连接至所述外围电路。
12.根据权利要求6所述的3D存储器件，其中，所述外围电路导电连接至所述第三键合层，所述第三键合层导电连接至所述第一NAND存储串和所述第二NAND存储串。
13.根据权利要求7-12中的任何一项所述的3D存储器件，其中，所述第一存储堆叠层还包括多个第一导体层，并且所述第二存储堆叠层还包括多个第二导体层，所述第一导体层和所述第二导体层是非键合的并且单独导电连接至所述外围电路。
14.一种三维(3D)存储器件，包括：
包括多对键合的半导体结构的堆叠结构，其中，所述对中的每者包括：
第一半导体结构，其包括多个第一NAND存储串、导电连接至相应的第一NAND存储串的多个第一位线(BL)、以及包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；
第二半导体结构，其包括多个第二NAND存储串、导电连接至相应的第二NAND存储串的多个第二BL以及包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；
处于所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一位线键合触点在所述键合界面处与所述第二位线键合触点发生接触，使得所述第一NAND存储串中的至少一个分别导电连接至所述第二NAND存储串中的至少一个，以及
键合并且导电连接至所述堆叠结构的第三半导体结构，其中，所述第三半导体结构包括至少一对键合的半导体结构的外围电路。
15.根据权利要求14所述的3D存储器件，其中：
所述第一半导体结构包括：
所述键合界面处的所述第一键合层，
处于所述第一键合层之下的所述第一BL；并且
所述第二半导体结构包括：
所述键合界面处的所述第二键合层，以及
处于所述第二键合层上方的所述第二BL。
16.根据权利要求15所述的3D存储器件，其中：
所述第一半导体结构还包括：
处于所述第一键合层之下的第一存储堆叠层，以及
垂直地延伸穿过所述第一存储堆叠层的所述多个第一NAND存储串；并且
所述第二半导体结构还包括：
处于所述第二BL上方的第二存储堆叠层，以及
垂直地延伸穿过所述第二存储堆叠层的所述多个第二NAND存储串。
17.根据权利要求14或16所述的3D存储器件，其中，所述多个第一BL和所述多个第二BL被路由并且在在横向上离开所述第一BL和所述第二BL的键合区处导电连接。
18.根据权利要求17所述的3D存储器件，其中：
所述第一半导体结构包括处于所述第一存储堆叠层和所述第一键合层之间的包括多个第一导电路由的第一互连层；
所述第二半导体结构包括处于所述第二存储堆叠层和所述第二键合层之间的包括多个第二导电路由的第二互连层；并且
所述第一BL导电连接至所述键合区并且通过所述第一导电路由而路由至所述键合区，并且所述第二BL导电连接至所述键合区并且通过所述第二导电路由而路由至所述键合区。
19.根据权利要求18所述的3D存储器件，其中：
所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；
所述第一BL中的每者通过第一过孔结构和所述第一导电路由导电连接至相应的第一位线键合触点；并且
所述第二BL中的每者通过第二过孔结构和所述第二导电路由导电连接至相应的第二位线键合触点。
20.根据权利要求15-19中的任何一项所述的3D存储器件，其中：
所述堆叠结构包括：
处于顶部第二半导体结构中的所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于底部第一半导体结构中的所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底；并且
所述第三半导体结构包括：
处于所述半导体层上方并且与所述半导体层接触的第三键合层，
处于所述第三键合层上方的所述外围电路，
处于所述外围电路上方的第二半导体层，以及
处于所述第二半导体层上方的焊盘引出互连层。
21.根据权利要求15-19中的任何一项所述的3D存储器件，其中：
所述堆叠结构包括：
处于顶部第二半导体结构中的所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于所述半导体层上方并且与所述第二NAND存储串接触的焊盘引出互连层，
处于底部第一半导体结构中的所述第一NAND存储串之下并且与所述第一NAND存储串接触的第二半导体层；并且
所述第三半导体结构包括：
处于所述第二半导体层之下并且与所述第二半导体层接触的第三键合层，
处于所述第三键合层之下并且与所述第三键合层接触的所述外围电路，以及
处于所述外围电路之下的衬底。
22.根据权利要求15-21中的任何一项所述的3D存储器件，其中，所述第一存储堆叠层还包括多个第一导体层，并且所述第二存储堆叠层还包括多个第二导体层，所述第一导体层和所述第二导体层是非键合的并且单独导电连接至所述外围电路。
23.根据权利要求14-22中的任何一项所述的3D存储器件，其中，每一对半导体结构通过混合键合按照背对背的方式相互键合。
24.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成多个第一NAND存储串以及包括导电连接至多个第一位线(BL)的多个第一位线键合触点的第一键合层，以形成第一半导体结构；
在第二衬底上形成多个第二NAND存储串以及包括导电连接至多个第二BL的多个第二位线键合触点的第二键合层，以形成第二半导体结构；以及
使所述第一半导体结构和所述第二半导体结构按照面对面的方式键合，使得(i)所述第一半导体结构被键合至所述第二半导体结构，并且(ii)所述第一BL通过键合界面处的键合的第一位线键合触点和第二位线键合触点与所述第二BL对准并且导电连接。
25.根据权利要求24所述的方法，其中：
形成所述第一半导体结构包括：
形成...
【专利技术属性】
技术研发人员：黄诗琪，刘威，巴特尔·谢伦，胡思平，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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