屏蔽栅沟槽功率器件的制造方法技术

本发明专利技术提供一种屏蔽栅沟槽功率器件的制造方法，包括：提供具有沟槽的衬底，沟槽的底部和侧壁形成有介质层，介质层延伸至衬底表面；在沟槽内填充牺牲层，牺牲层延伸覆盖衬底表面的介质层；去除牺牲层；在沟槽内填充屏蔽栅材料层。本发明专利技术在屏蔽栅材料层填充前，在沟槽内填充牺牲层，通过刻蚀牺牲层减弱或消除沟槽顶端的收口，避免屏蔽栅材料层填充过程中出现空洞，改善器件电性。进一步的，本发明专利技术分两步去除牺牲层，第一步刻蚀牺牲层至沟槽的第一预定高度位置后，湿法清洗暴露出的介质层，在不影响沟槽下部形貌的情况下，增大沟槽顶端开口的倾斜角，改善沟槽上部的形貌，提高屏蔽栅材料层的填充能力，提高元胞密度，改善器件性能。

Manufacturing method of power device with shielding gate groove

【技术实现步骤摘要】
屏蔽栅沟槽功率器件的制造方法
本专利技术涉及集成电路制造领域，特别涉及一种屏蔽栅沟槽功率器件的制造方法。
技术介绍
自功率MOS技术专利技术以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽MOSFET(TrenchMOS)技术是实现此目标最重要的技术推动力之一。最初，TrenchMOS技术的专利技术是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而其沟道密度和漂移区电阻尚不够理想。所以，业界进一步提出了新的TrenchMOS结构，新的TrenchMOS结构不但能降低沟道密度，还能进一步降低漂移区电阻。新的TrenchMOS结构中，最具代表性的是屏蔽栅/分立栅(ShieldGate/SplitGate)沟槽技术，屏蔽栅沟槽功率器件通常也称为SGT器件，可利用其第一层多晶硅即屏蔽多晶硅(Shield)作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，所以Shield-Gate/SplitGate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的TrenchMOS产品。由于屏蔽栅沟槽功率器件具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。在传统的高压屏蔽栅沟槽功率器件的工艺制程中，为了达到承受高电压所需的电荷平衡，需要形成深沟槽并且在深沟槽侧壁生长厚氧化层，然后再填充多晶硅引入电位。氧化层的厚度与多晶硅宽度之和，即为最终的沟槽宽度。需要承受的电压越高，则需要越厚的侧壁氧化层，使得SGT器件的沟槽宽度随着电压的升高而不断升高，与此同时，器件元胞的尺寸也就不断增大。为了降低元胞尺寸，提高器件电流密度，在SGT器件设计中希望多晶硅的宽度越小越好。由于SGT器件的沟槽深度为了承受高电压往往刻蚀的较深，因此，工艺中要求多晶硅需要填充高深宽比的沟槽，这就对多晶硅填充前沟槽的形貌提出了严格的要求。在实际工艺中，多晶硅填充前的沟槽形貌由硅沟槽刻蚀和侧壁氧化层的生长共同决定。硅沟槽刻蚀由刻蚀工艺一步完成，而侧壁的氧化层则由热氧和CVD两步形成。由于CVD工艺的特性，在沟槽的顶端的宽度往往小于中部和底部的宽度，形成沟槽的“收口”形貌，这样的形貌会导致多晶硅填充时在沟槽的中部或底部形成空洞(void)，最终造成多晶硅回刻时的形貌异常，破坏电荷平衡，导致最终的电性失效。
技术实现思路
本专利技术的目的在于提供一种屏蔽栅沟槽功率器件的制造方法，在屏蔽栅材料层填充前，改善沟槽的形貌，避免屏蔽栅材料层填充时在沟槽中形成空洞，提高屏蔽栅材料层的填充能力。为实现上述目的，本专利技术提供一种屏蔽栅沟槽功率器件的制造方法，包括：提供衬底，所述衬底中形成有至少一个沟槽，所述沟槽的底部和侧壁形成有介质层，所述介质层延伸至所述衬底表面；在所述沟槽内填充牺牲层，所述牺牲层延伸覆盖所述衬底表面的所述介质层；去除所述牺牲层；以及在所述沟槽内填充屏蔽栅材料层。可选的，采用热氧化法和CVD法形成所述介质层，且衬底表面的所述介质层向所述沟槽的中心延伸，在所述沟槽的顶端形成收口。可选的，去除所述牺牲层的步骤包括：刻蚀所述牺牲层至所述沟槽的第一预定高度位置，暴露出部分沟槽侧壁的所述介质层；湿法清洗所述沟槽侧壁暴露出的部分所述介质层；以及，去除所述沟槽内剩余的牺牲层。可选的，刻蚀所述牺牲层至所述沟槽的第一预定高度位置的同时，刻蚀去除部分向所述沟槽的中心延伸的所述介质层以减弱或消除所述沟槽顶端的收口。可选的，湿法清洗沟槽侧壁暴露出的部分所述介质层包括：去除部分暴露出的所述介质层，使所述沟槽顶端的倾斜角度大于90度。可选的，在所述沟槽内填充屏蔽栅材料层后，还包括：刻蚀所述屏蔽栅材料层至所述沟槽的第二预定高度位置，以形成屏蔽栅。可选的，所述第二预定高度位置低于或等于所述第一预定高度位置。可选的，所述牺牲层的材料为光刻胶、聚酰亚胺或BARC。。可选的，采用干法刻蚀去除所述牺牲层。可选的，所述屏蔽栅材料层为多晶硅层，所述介质层为氧化硅层或氮化硅层。综上所述，本专利技术提供一种屏蔽栅沟槽功率器件的制造方法，在多晶硅层填充前，在沟槽内填充牺牲层，通过刻蚀牺牲层减弱或消除沟槽顶端的收口，避免后续屏蔽栅材料层填充过程中出现空洞，进而改善器件电性。进一步的，本专利技术分两步去除所述牺牲层，第一步刻蚀所述牺牲层至沟槽的第一预定高度位置后，湿法清洗暴露出的介质层，在不影响沟槽下部形貌的情况下，增大沟槽顶端开口的倾斜角，改善沟槽上部的形貌，提高屏蔽栅材料层的填充能力，提高元胞密度，改善器件性能。附图说明图1A至图1C为一种屏蔽栅沟槽功率器件的制造方法相应步骤对应的结构示意图。图2为本专利技术实施例提供的屏蔽栅沟槽功率器件的制造方法的流程图；图3A至3G为本专利技术实施例提供的屏蔽栅沟槽功率器件的制造方法中相应步骤的结构示意图。其中，附图标记说明：100、200-衬底；110、210-沟槽；101、201-介质层；102′、202′-屏蔽栅材料层；102、202-屏蔽栅203-牺牲层。具体实施方式图1A至图1C为一种屏蔽栅沟槽功率器件的制造方法相应步骤对应的结构示意图。首先，参考图1A所示，在衬底100上形成沟槽110，在所述沟槽110底部和侧壁形成介质层101，所述介质层102延伸覆盖所述衬底100表面。所述介质层101采用热氧化法和CVD工艺两步形成，由于CVD工艺的特性，衬底100表面的介质层向所述沟槽110中心延伸，使所述沟槽110的顶端的宽度小于中部和底部的宽度，形成沟槽110的“收口”形貌。接着，参考图1B所示，在所述沟槽110内填充屏蔽栅材料层102′，所述屏蔽栅材料层102′延伸覆盖所述衬底100的表面。由于所述沟槽110的“收口”形貌导致屏蔽栅材料层102′填充时在沟槽110的中部或底部形成空洞120，且不同沟槽110内形成的空洞120的尺寸不尽相同。然后，参考图1C所示，回刻所述屏蔽栅材料层102′至所述沟槽110一预定高度位置，以形成屏蔽栅。由于沟槽110内形成的空洞120，造成屏蔽栅材料层102′回刻后形成的屏蔽栅102的形貌异常，破坏电荷平衡，导致最终的电性失效。为解决上述问题，本专利技术实施例提供一种屏蔽栅沟槽功率器件的制造方法，提供衬底，所述衬底中形成至少一个沟槽，所述沟槽的底部和侧壁形成有介质层，所述介质层延伸覆盖衬底表面，然后在所述沟槽内填充牺牲层，所述牺牲层延伸覆盖衬底表面的所述介质层，接着去除所述牺牲层，随后在所述沟槽内填充屏蔽栅材料层。本专利技术在屏蔽栅材料层填充前，在沟槽内填充本文档来自技高网...

【技术保护点】
1.一种屏蔽栅沟槽功率器件的制造方法，其特征在于，包括：/n提供衬底，所述衬底中形成有至少一个沟槽，所述沟槽的底部和侧壁形成有介质层，所述介质层延伸至所述衬底表面；/n在所述沟槽内填充牺牲层，所述牺牲层延伸覆盖所述衬底表面的所述介质层；/n去除所述牺牲层；以及，/n在所述沟槽内填充屏蔽栅材料层。/n

【技术特征摘要】
1.一种屏蔽栅沟槽功率器件的制造方法，其特征在于，包括：
提供衬底，所述衬底中形成有至少一个沟槽，所述沟槽的底部和侧壁形成有介质层，所述介质层延伸至所述衬底表面；
在所述沟槽内填充牺牲层，所述牺牲层延伸覆盖所述衬底表面的所述介质层；
去除所述牺牲层；以及，
在所述沟槽内填充屏蔽栅材料层。


2.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，采用热氧化法和CVD法形成所述介质层，且衬底表面的所述介质层向所述沟槽的中心延伸，在所述沟槽的顶端形成收口。


3.根据权利要求2所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，去除所述牺牲层的步骤包括：
刻蚀所述牺牲层至所述沟槽的第一预定高度位置，暴露出部分沟槽侧壁的所述介质层；
湿法清洗所述沟槽侧壁暴露出的部分所述介质层；以及，
去除所述沟槽内剩余的牺牲层。


4.根据权利要求3所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，刻蚀所述牺牲层至所述沟槽的第一预定高度位置的同时，刻蚀去除部分向所述沟槽的中心延伸的所述介质层以减弱或消...

【专利技术属性】
技术研发人员：宁润涛，周正良，黄康荣，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：广东;44