DRAM良率分析系统技术方案

本发明专利技术涉及集成电路领域，提供了一种DRAM良率分析系统，用于对DRAM芯片的电性失效数据进行分析并获得可能失效原因，其中存储模块存储有多个失效模板，每个失效模板对应于至少一种可能失效原因，在数据输入模块获取DRAM芯片的电性失效数据后，图形化模块可将电性失效数据进行处理并标记于一网格图中，通过分析模块可对被标记的网格图与所述多个失效模板进行比较以得到与被标记的网格图匹配的至少一种失效模板，从而可得到与被标记的网格图对应的可能失效原因。利用上述DRAM良率分析系统可以从DRAM芯片的电性失效数据及时获得可能失效原因，从而有利于快速提升DRAM芯片的良率。

【技术实现步骤摘要】
DRAM良率分析系统
本专利技术涉及集成电路领域，特别涉及一种DRAM良率分析系统。
技术介绍
在现代集成电路制造工艺中，芯片加工需要经历一系列有关清洗、成膜、刻蚀、热处理等工艺环节，每道工艺都可能引入各种各样的缺陷。器件缺陷造成的损失代价极为高昂。在这种条件下，通过对晶圆上的芯片进行测试，分析失效原因，获得影响芯片良率的因素以减少器件缺陷，即良率分析成为了集成电路制造中的重要环节。以动态随机存取存储器(DRAM)为例，DRAM芯片上通常包括阵列排布的多个存储单元，通过对所形成的存储单元阵列进行测试，可以获知DRAM芯片的电性失效情况。为了进一步获知造成电性失效的原因以提升芯片良率，需要进一步对电性测试结果进行分析，目前常用的手段是调整测试条件，例如电压值、时序(timing)等参数，以找出失效的具体原因或可能工艺。但是，调整测试条件以期找出失效的具体原因或可能工艺的分析过程非常耗时，并且对操作者的经验要求较高，面对大量的测试数据，难以及时地获得分析结果，也导致良率分析的整体效率低下，不利于DRAM芯片产品的良率提升。因此，期望开发一种工具，可以通过DRAM芯片的电性失效情况及时获得失效原因，以便于提升DRAM芯片良率。
技术实现思路
为了及时从DRAM芯片的电性失效情况及时获得失效原因，以便于提升DRAM芯片良率，本专利技术提供了一种DRAM良率分析系统。本专利技术提供的DRAM良率分析系统，用于对DRAM芯片的电性失效数据进行分析并获得可能失效原因，所述DRAM芯片包括多个有源区以及用于限定所述多个有源区的隔离区，所述DRAM芯片还包括多条字线以及多条位线，每两条所述字线沿第一方向延伸且与相应的有源区相交，每条所述位线沿不同于所述第一方向的第二方向延伸且与相应的有源区相交，每个所述有源区设置有两个存储单元，所述DRAM良率分析系统包括：存储模块，用于存储多种失效模板，每种所述失效模板对应于至少一种可能失效原因；数据输入模块，用于获取所述DRAM芯片的电性失效数据；图形化模块，用于将所述电性失效数据进行处理并标记于一网格图中，所述网格图中的多个网格与所述DRAM芯片上的多个存储单元一一对应；分析模块，用于将被标记的网格图与所述多个失效模板进行比较以得到与所述被标记的网格图匹配的至少一种所述失效模板，并得到与所述被标记的网格图对应的可能失效原因；以及输出模块，用于输出与所述被标记的网格图对应的可能失效原因。可选的，所述电性失效数据包括所述DRAM芯片上失效的部分所述存储单元的位置信息，所述图形化模块将所述网格图中与失效的部分所述存储单元对应的部分所述网格进行标记，所述网格图上设置有一坐标系以确定每个所述网格的位置。可选的，所述被标记的网格图中，与失效的部分所述存储单元对应的部分所述网格以色块填充。可选的，所述分析模块包括：计算单元，用于计算所述被标记的网格图中被标记的网格的数量以及所述被标记的网格在所述坐标系中的坐标；以及比较单元，根据所述被标记的网格的数量和在所述坐标系中的坐标，得到与所述被标记的网格图匹配的至少一种所述失效模板。可选的，所述DRAM芯片上设置有第一存储阵列，所述第一存储阵列包括以m行2n列排布的多个所述存储单元，所述网格图包括以m行2n列排布的多个网格；设置于同一所述有源区的两个存储单元在所述坐标系中的坐标分别为(x，2y)和(x，2y+1)，其中m，n，x，y均为大于或者等于0的整数，且0≦x≦m，0≦y≦n。可选的，所述存储模块中存储有第一失效模板，与所述第一失效模板对应的可能失效原因包括位线接触失效；当所述被标记的网格图中包括两个被标记的网格、并且所述两个被标记的网格的坐标分别为(x，2y)和(x，2y+1)时，所述被标记的网格图与所述第一失效模板匹配。可选的，所述存储模块中存储有第二失效模板，与所述被标记的网格图对应的可能失效原因包括字线隔离失效；当所述被标记的网格图中包括两个被标记的网格、并且所述两个被标记的网格的坐标分别为(x，y')和(x+1，y')时，所述被标记的网格图与所述第二失效模板匹配，其中y'为大于或者等于0的整数。可选的，所述存储模块中存储有第三失效模板，与所述第三失效模板对应的可能失效原因包括对角位线短路失效；当所述被标记的网格图中包括被标记的两个网格、并且所述被标记的两个网格的坐标分别为(x，2y+1)和(x+1，2y)时，所述被标记的网格图与所述第三失效模板匹配。可选的，所述存储模块中存储有第四失效模板，与所述第四失效模板对应的可能失效原因包括有源区隔离失效；当所述被标记的网格图中包括被标记的两个网格、并且所述被标记的两个网格的坐标分别为(x，2y+1)和(x+1，2y+2)时，所述被标记的网格图与所述第四失效模板匹配。可选的，所述存储模块中存储有第五失效模板和第六失效模板，与所述第五失效模板对应的可能失效原因包括字线断线失效，与所述第六失效模板对应的可能失效原因包括位线断线失效；并且，当所述被标记的网格图中的同一列网格均被标记时，所述被标记的网格图与所述第五失效模板匹配；当所述被标记的网格图中的同一行网格均被标记时，所述被标记的网格图与所述第六失效模板匹配。可选的，所述存储模块中存储有第七失效模板，与所述第七失效模板对应的可能失效原因包括字线短路失效；当所述被标记的网格图中的相邻两列网格均被标记时，所述被标记的网格图还与所述第七失效模板匹配。可选的，所述存储模块中存储有第八失效模板，与所述第八失效模板对应的可能失效原因包括位线短路失效；当所述被标记的网格图中的相邻两行网格均被标记时，所述被标记的网格图还与所述第八失效模板匹配。可选的，所述存储模块中存储有第九失效模板，与所述第九失效模板对应的可能失效原因包括交叉短路失效；当所述被标记的网格图中的同一行和同一列网格均被标记时，所述被标记的网格图还与所述第九失效模板匹配。可选的，所述DRAM芯片上还设置有第二存储阵列，所述第二存储阵列包括以m'行2n列排布的多个所述存储单元，在所述第一存储阵列和所述第二存储阵列之间设置有n个控制器，每个所述控制器将所述第一存储阵列和所述第二存储阵列中相应列的两条所述字线连接；所述网格图包括以(m+m')行2n列排布的多个所述网格，m'为大于或等于0的整数。可选的，所述存储模块中存储有第十失效模板，与所述第十失效模板对应的可能失效原因包括控制器与字线连接失效；当所述被标记的网格图中位于同一列且连续超过第一预设值的网格均被标记时，所述被标记的网格图还与所述第十失效模板匹配，所述第一预设值大于m。可选的，所述存储模块中存储有第十一失效模板，与所述第十一失效模板对应的可能失效原因包括控制器之间短路失效；当所述被标记的网格图中位于间隔列的网格均被标记时，所述被标记后的网格图还与所述第十一失效模板匹配。可选的，所述存储模块中存储有第十二失效模板，与所述第十二失效模板对应的可能失效原因包括存储单元断路失效；当所述被标记的网格图中包括相邻且数量超过第二本文档来自技高网...

【技术保护点】
1.一种DRAM良率分析系统，用于对DRAM芯片的电性失效数据进行分析并获得可能失效原因，其特征在于，所述DRAM芯片包括多个有源区以及用于限定所述多个有源区的隔离区，所述DRAM芯片还包括多条字线以及多条位线，每两条所述字线沿第一方向延伸且与相应的有源区相交，每条所述位线沿不同于所述第一方向的第二方向延伸且与相应的有源区相交，每个所述有源区设置有两个存储单元，所述DRAM良率分析系统包括：/n存储模块，用于存储多种失效模板，每种所述失效模板对应于至少一种可能失效原因；/n数据输入模块，用于获取所述DRAM芯片的电性失效数据；/n图形化模块，用于将所述电性失效数据进行处理并标记于一网格图中，所述网格图中的多个网格与所述DRAM芯片上的多个存储单元一一对应；/n分析模块，用于将被标记的网格图与所述多个失效模板进行比较以得到与所述被标记的网格图匹配的至少一种所述失效模板，并得到与所述被标记的网格图对应的可能失效原因；以及/n输出模块，用于输出与所述被标记的网格图对应的可能失效原因。/n

【技术特征摘要】
1.一种DRAM良率分析系统，用于对DRAM芯片的电性失效数据进行分析并获得可能失效原因，其特征在于，所述DRAM芯片包括多个有源区以及用于限定所述多个有源区的隔离区，所述DRAM芯片还包括多条字线以及多条位线，每两条所述字线沿第一方向延伸且与相应的有源区相交，每条所述位线沿不同于所述第一方向的第二方向延伸且与相应的有源区相交，每个所述有源区设置有两个存储单元，所述DRAM良率分析系统包括：
存储模块，用于存储多种失效模板，每种所述失效模板对应于至少一种可能失效原因；
数据输入模块，用于获取所述DRAM芯片的电性失效数据；
图形化模块，用于将所述电性失效数据进行处理并标记于一网格图中，所述网格图中的多个网格与所述DRAM芯片上的多个存储单元一一对应；
分析模块，用于将被标记的网格图与所述多个失效模板进行比较以得到与所述被标记的网格图匹配的至少一种所述失效模板，并得到与所述被标记的网格图对应的可能失效原因；以及
输出模块，用于输出与所述被标记的网格图对应的可能失效原因。


2.如权利要求1所述的DRAM良率分析系统，其特征在于，所述电性失效数据包括所述DRAM芯片上失效的部分所述存储单元的位置信息，所述图形化模块将所述网格图中与失效的部分所述存储单元对应的部分所述网格进行标记，所述网格图上设置有一坐标系以确定每个所述网格的位置。


3.如权利要求2所述的DRAM良率分析系统，其特征在于，所述被标记的网格图中，与失效的部分所述存储单元对应的部分所述网格以色块填充。


4.如权利要求2所述的DRAM良率分析系统，其特征在于，所述分析模块包括：
计算单元，用于计算所述被标记的网格图中被标记的网格的数量以及所述被标记的网格在所述坐标系中的坐标；以及
比较单元，根据所述被标记的网格的数量和在所述坐标系中的坐标，得到与所述被标记的网格图匹配的至少一种所述失效模板。


5.如权利要求2所述的DRAM良率分析系统，其特征在于，所述DRAM芯片上设置有第一存储阵列，所述第一存储阵列包括以m行2n列排布的多个所述存储单元，所述网格图包括以m行2n列排布的多个网格；设置于同一所述有源区的两个存储单元在所述坐标系中的坐标分别为(x，2y)和(x，2y+1)，其中m，n，x，y均为大于或者等于0的整数，且0≦x≦m，0≦y≦n。


6.如权利要求5所述的DRAM良率分析系统，其特征在于，所述存储模块中存储有第一失效模板，与所述第一失效模板对应的可能失效原因包括位线接触失效；当所述被标记的网格图中包括两个被标记的网格、并且所述两个被标记的网格的坐标分别为(x，2y)和(x，2y+1)时，所述被标记的网格图与所述第一失效模板匹配。


7.如权利要求5所述的DRAM良率分析系统，其特征在于，所述存储模块中存储有第二失效模板，与所述被标记的网格图对应的可能失效原因包括字线隔离失效；当所述被标记的网格图中包括两个被标记的网格、并且所述两个被标记的网格的坐标分别为(x，y')和(x+1，y')时，所述被标记的网格图与所述第二失效模板匹配，其中y'为大于或者等于0的整数。


8.如权利要求5所述的DRAM良率分析系统，其特征在于，所述存储模块中存储有第三失效模板，与所述第三失效模板对应的可能失效原因包括对角位线短路失效；当所述被标记的网格图中包括被标记的两个网格、并且所述被标记的两个网格的坐标分别为(x，2y+1)和(x+1，...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34