RC触发的支撑电路制造技术

一种保护电路，其包括低泄漏静电放电(ESD)保护电路和至少一个支撑电路，所述至少一个支撑电路包括：连接于衬垫与接地之间的RC输入级；驱动器晶体管，所述驱动器晶体管被配置成驱动所述至少一个支撑电路的多个组件；在输入线上的串联晶体管，所述串联晶体管被配置成充当ESD事件期间的高阻抗元件；和微型箝，所述微型箝被配置成将所述输入线短接到接地以保护待在ESD事件期间保护的电路。

RC triggered support circuit

【技术实现步骤摘要】
RC触发的支撑电路
本文中公开的各种示例性实施例涉及静电放电(ESD)保护，且更确切地说，涉及一种结合低泄漏ESD保护方案使用的支撑电路。
技术介绍
对低电压电路(通常，5V及更低)的目前先进技术ESD保护可包括结合ESD二极管使用的电容性触发的轨道箝(railclamp)。虽然轨道箝仍是用于当代ESD电路的主力，但缺点包括显著的备用泄漏。在用于低泄漏应用的集成电路(IC)设计中，高泄漏是不可接受的。随着硅技术的发展，这个问题倾向于随着栅极长度减小而变得更坏。移至较小尺寸，用于例如NMOS晶体管的CMOS组件的备用泄漏增大。使用轨道箝用于ESD保护的一个替换方案是使用接地栅极NMOS晶体管(GGNMOS晶体管)或低触发电压硅控整流器(LVTSCR)，作为ESD保护装置。与轨道箝相比，两种装置具有小得多的装置宽度，且因此具有远低得多的备用泄漏电流。然而，GGNMOS晶体管和LVTSCR具有其自身的缺点。因为它们汇集ESDPAD输入电流，所以其在比轨道箝高的箝位电压下操作。在ESD脉冲期间的这增大的箝位电压对正受保护的电路施加较高电压应力。使用GGNMOS晶体管出现的增大电压应力足以有损坏正受保护的电路的风险。
技术实现思路
各种实施例的简要概述在下文提出。可在以下概述中作出一些简化和省略，所述概述希望凸显并介绍各种实施例的一些方面，而非限制本专利技术的范围。稍后章节中将接着是足以允许本领域的普通技术人员制作和使用专利技术性概念的实施例的详细描述。实施例包括一种保护电路，其包括低泄漏静电放电(ESD)保护电路和至少一个支撑电路，该至少一个支撑电路包括：连接于衬垫与接地之间的RC输入级；驱动器晶体管，其被配置成驱动该至少一个支撑电路的多个组件；在输入线上的串联晶体管，其被配置成充当ESD事件期间的高阻抗元件；和微型箝，其被配置成将该输入线短接到接地以保护待在ESD事件期间保护的电路。该串联晶体管的源极可连接到该衬垫，且该串联晶体管的漏极连接到待保护的电路。该驱动器晶体管的源极可连接到该衬垫，且该驱动器晶体管的该漏极连接到该微型箝的栅极。该串联晶体管可为大尺寸晶体管。该串联晶体管可为PMOS晶体管。该微型箝可为小尺寸晶体管。该微型箝可为NMOS晶体管。在ESD事件期间，该串联晶体管的该源极与该串联晶体管的该栅极可具有基本上相同的电位。该RC输入级可包括电容器连接的晶体管。该低泄漏ESD保护电路可包括一接地栅极NMOS晶体管以汇集ESD衬垫电流到接地。该保护电路可包括与该至少一个支撑电路并联的第二支撑电路。实施例还可包括一种ESD保护电路，其包括低泄漏静电放电(ESD)保护电路和支撑电路，该支撑电路包括：延长漏极(ED)晶体管，其连接到该低泄漏ESD保护电路和衬垫；一RC输入级，其连接于该延长漏极晶体管与接地之间；一驱动器晶体管，其被配置成驱动该支撑电路的多个组件；微型箝，其被配置成将该输入线短接到接地以保护待在ESD事件期间保护的电路；和栅极箝，其被配置成对该ED晶体管的栅极下拉以将ED晶体管配置成高阻抗状态。该微型箝和该等栅极箝晶体管可为NMOS晶体管。实施例还可包括一种使用支撑电路保护电路免受ESD脉冲的方法，包括使用低泄漏ESD保护装置汇集ESD电流脉冲，使用该低泄漏保护装置的操作电压激活RC触发电路，触发驱动器晶体管以激活该支撑电路的元件，激活串联晶体管到高阻抗状态，和接通微型箝晶体管以将输入线连接到接地且保护该待保护的电路。该方法可包括激活该串联晶体管和基本上同时接通该微型箝。附图说明本专利技术的额外目标和特征将从结合图式进行的以下详细描述和所附权利要求书更易于显而易见。虽然示出并描述了若干实施例，但是在每个图中，相似的附图标号识别相似的部分，其中：图1A示出根据本文所描述的实施例的保护电路；图1B示出根据图1A的保护电路的变化；图2示出根据图1A和1B的保护电路的并联布置。图3示出根据本文所描述的实施例的保护电路的变化；且图4示出根据本文所描述的实施例的与被配置为源极随耦器的高电压LDOEDNMOS晶体管组合的支撑电路；具体实施方式应理解，图仅为示意性的并且未按比例绘制。还应理解，贯穿该等图使用相同附图标号指示相同或相似的部分。描述和图式示出各种例子实施例的原理。因此将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或展示所述布置，但所述布置体现本专利技术的原理且包括在其范围内。此外，本文中所叙述的所有例子主要明确地希望用于教学目的以辅助读者理解本专利技术的原理和由本专利技术人所提供的概念，从而深化此项技术，且所有例子应解释为不限于此类具体叙述的例子和条件。另外，如本文中所使用的术语“或”指非独占的或(即，和/或)，除非另有指示(例如，“否则”或“或在替换方案中”)。并且，本文所描述的各种实施例不一定相互排斥，因为一些实施例可与一或多个其它实施例组合以形成新的实施例。例如“第一”、“第二”、“第三”等描述词不意在限制所论述元件的次序，且用以区分一个元件与下一元件，且通常可互换。值(例如，最大值或最小值)可基于应用被预定且设置为不同值。本文中所描述的实施例包括RC触发的电路，当ESD脉冲撞击时，其在应力下将敏感性电路块与PAD断开连接，且将其临时短接到IC接地。如本文中所描述，实施例允许使用小NMOS晶体管或“微型箝”作为用于电路块的支撑电路和低泄漏ESD保护装置的部分，其将通常经受不住GGNMOS晶体管的较高箝位电压。术语“支撑电路”可指RC触发的电路，其具有针对即将到来的ESD脉冲和随着GGNMOS晶体管汇集ESD脉冲而出缺的高箝位电压而受到“支撑件”自身保护的电路。表I示出典型装置宽度和长度(W/L)值和用于例如电容性轨道箝和被设计成针对2安培电流脉冲保护的GGNMOS晶体管的装置的操作电压，其可等效于3-kV人体模型(HBM)。ESD保护电路的备用泄漏一般取决于处理技术，且通常装置的备用泄漏与W/L比率成线性比例。因此，GGNMOS晶体管的泄漏为轨道箝的约1/20。如表示，就栅极长度和宽度而言，GGNMOS晶体管可具有较小尺寸，利用更多不太备用的泄漏电流，但可在触发期间和后具有较高电压。表I图1A示出根据本文所描述的实施例的被配置成保护电路170的保护电路100。该保护电路100可被设计为ESD保护方案的部分，或添加到在输入节点处展现高电压的现有ESD或其它电路。GGNMOS晶体管107当未激活时使用极少备用泄漏电流。在ESD事件期间，GGNMOS晶体管107被设计成接通且将出现在PAD105处的电流脉冲汇集到VSS。然而，如表I中指示，当GGNMOS晶体管在操作中时，在连接到PAD105的节点处的电压保持为高，在触发期间大约10V，且在触发后大约7V。如果不处理，那么这电压可损坏待保护的电路170。通过GGNMOS晶体管107的操作，根据本文中所描述本文档来自技高网...

【技术保护点】
1.一种保护电路，其特征在于，包括：/n低泄漏静电放电(ESD)保护电路和至少一个支撑电路，所述至少一个支撑电路包括：/nRC输入级，所述RC输入级连接于衬垫与接地之间；/n驱动器晶体管，所述驱动器晶体管被配置成驱动所述至少一个支撑电路的多个组件；/n在输入线上的串联晶体管，所述串联晶体管被配置成在ESD事件期间充当高阻抗元件；以及/n微型箝，所述微型箝被配置成将所述输入线短接到接地以保护待在ESD事件期间保护的电路。/n

【技术特征摘要】
20180919 US 16/135,0751.一种保护电路，其特征在于，包括：
低泄漏静电放电(ESD)保护电路和至少一个支撑电路，所述至少一个支撑电路包括：
RC输入级，所述RC输入级连接于衬垫与接地之间；
驱动器晶体管，所述驱动器晶体管被配置成驱动所述至少一个支撑电路的多个组件；
在输入线上的串联晶体管，所述串联晶体管被配置成在ESD事件期间充当高阻抗元件；以及
微型箝，所述微型箝被配置成将所述输入线短接到接地以保护待在ESD事件期间保护的电路。


2.根据权利要求1所述的保护电路，其特征在于，所述串联晶体管的源极连接到所述衬垫，且所述串联晶体管的漏极连接到待保护的电路。


3.根据权利要求1所述的保护电路，其特征在于，所述驱动器晶体管的源极连接到所述衬垫，且所述驱动器晶体管的漏极连接到所述微型箝的栅极。


4.根据权利要求1所述的保护电路，其特征在于，所述串联晶体管为大尺寸晶体管。


5.根据权利要求1所述的保护电路，其特征在于，所述微型箝为小尺寸晶体管。


6.根据权利要求1所述的保护电路，其特征在于，在ESD事件期间，所述串联晶体管的所述源极与所述串联晶体管的所述栅极具有基本上相同...

【专利技术属性】
技术研发人员：吉耶兹·简·德拉德，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰;NL